**对比文件名称**：2015-10-15_发明申请_US20150294697A1 HIGH SPEED DEGLITCH SENSE AMPLIFIER
**目标专利名称**：169具有脉冲控制的读出放大器CN107533855B
**本次调用的模型名称**：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子<br>**判断结果**：**直接公开** | [0013] A sense amplifier is disclosed that includes a differential pair of transistors having their gates driven by a voltage difference across the bit line pair to steer a tail current. <br>[0015] ... a first one of the transistors in an NMOS differential pair has its gate driven by the bit line voltage. ... the tail current will thus be steered ... through the first transistor and ... through a remaining second transistor in the differential pair. The drain voltage for the first transistor (a first transistor terminal voltage) ... whereas the drain voltage for the second transistor (a second transistor terminal voltage) ... <br>[0021] ... a differential pair of NMOS transistors 102 and 104. ... a tail current conducted by current source transistor 106 will steer between the differential pair transistors 102 and 104 depending upon the binary value stored in the accessed memory cell ... The drain voltage for differential pair transistor 102 ... Similarly, a second terminal voltage is the drain voltage for differential pair transistor 104 ... | 对比文件明确公开了读出放大器包括晶体管(102, 104)的差分对，其栅极分别由位线对(BL, BL_n)的电压差驱动，以引导由电流源晶体管106产生的尾电流（参见[0013], [0015], [0021]）。其中，每个差分对晶体管具有漏极（drain）作为其输出端子（terminal），该端子电压（q, qb）随电流引导而变化（参见[0015], [0021]）。这完全对应于目标专利中“晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子”的技术特征。两者作用相同，都是利用位线电压差控制电流路径以产生输出信号。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号<br>**判断结果**：**未公开** | 对比文件全文未提及任何用于延迟读出使能信号（SE）以产生延迟的读出使能信号的电路。图2和图3的时序图显示SE信号与字线（WL）信号同时或在时间T1被置位，没有延迟。 | 目标专利的核心改进之一在于引入延迟电路（205），以产生一个延迟的读出使能信号（SE_D），用于控制第一上拉晶体管的关断时机，从而解决强上拉与速度之间的矛盾。对比文件的读出放大器100中，虽然存在读出使能信号（SE），但说明书和附图均未描述或暗示有任何电路用于延迟该SE信号以产生一个延迟版本。SE信号直接控制电流源晶体管106的栅极（参见[0021]），其置位时间与字线（WL）基本同步（参见图2、3描述及[0031]），旨在最小化WL-to-SE延迟。本领域技术人员阅读对比文件后，无法毫无疑义地得出或合理推断出存在一个被配置为延迟SE信号以提供延迟SE信号的“延迟电路”。因此，该技术特征未被对比文件公开。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管<br>**判断结果**：**未公开** | [0022] A pair of weak pull-up or keeper PMOS transistors 112 and 114 are configured to keep the first and second transistor terminal voltages q and qb at VDD during a default state (no memory cell access). The gates of pull-up transistors 112 and 114 are grounded so they both are maintained on. | 目标专利明确区分了“成对的第一上拉晶体管”（如P3‘， P4’）和“成对的第二上拉晶体管”（如P3”， P4“）。第一上拉晶体管受延迟的SE信号控制关断，且尺寸较大（强）。对比文件仅公开了一对弱上拉（keeper）晶体管112和114（参见[0022]），其栅极接地，始终导通。对比文件没有将上拉晶体管区分为受控关断的“第一上拉晶体管”和始终导通的“第二上拉晶体管”。虽然对比文件有上拉晶体管，但其性质（弱、始终导通）和目标专利中定义的“第一上拉晶体管”（强、受控关断）完全不同，且未被描述为“成对的第一上拉晶体管”。本领域技术人员无法从对比文件中得出或推断出存在与目标专利中作用相同的“成对的第一上拉晶体管”。因此，该技术特征未被公开。 |
| **技术特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，<br>**判断结果**：**未公开** | [0022] Pull-up transistor 112 couples between a power supply node supplying the power supply voltage VDD and the drain of differential pair transistor 102 ... Similarly, pull-up transistor 114 couples between the power supply node and the drain for differential pair transistor 104 ... | 对比文件公开了上拉晶体管112、114分别连接在电源节点和差分对晶体管102、104的漏极（输出端子）之间（参见[0022]）。然而，如特征C所述，对比文件中的上拉晶体管112、114是始终导通的弱上拉管，并非目标专利中定义的“第一上拉晶体管”。虽然连接结构相似，但由于承载该连接结构的元件（第一上拉晶体管）本身未被公开，因此该连接关系所依附的“第一上拉晶体管”这一主体不存在。本领域技术人员无法从对比文件中得出存在如目标专利所定义的、具有特定控制逻辑的“第一上拉晶体管”并如此连接。因此，该技术特征未被公开。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断<br>**判断结果**：**未公开** | [0022] The gates of pull-up transistors 112 and 114 are grounded so they both are maintained on. | 目标专利中，第一上拉晶体管（P3‘, P4’）的关断由延迟的读出使能信号（SE_D）的确立控制，这是其实现抗毛刺和提速的关键。对比文件中的上拉晶体管112和114，其栅极接地，被配置为“总是接通”（always on）（参见[0022]），不存在响应任何信号（包括延迟的SE信号）而关断的配置。对比文件也未提及任何延迟的SE信号。因此，该技术特征既未被直接描述，也无法从对比文件公开的内容中合理推断出来。该特征未被公开。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，<br>**判断结果**：**未公开** | [0022] A pair of weak pull-up or keeper PMOS transistors 112 and 114 ... | 目标专利明确区分了“第一上拉晶体管”和“第二上拉晶体管”。对比文件仅公开了一对弱上拉晶体管112和114（参见[0022]）。对比文件没有将上拉功能划分为两对具有不同控制方式和尺寸的晶体管对。虽然对比文件的上拉晶体管是“弱”（weak）的，类似于目标专利中的“第二上拉晶体管”的弱属性，但对比文件并未将其定义为与另一对“第一上拉晶体管”相对应的“第二上拉晶体管”。在对比文件的上下文中，上拉晶体管112和114是唯一的、始终导通的上拉元件。因此，该技术特征未被公开。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，<br>**判断结果**：**未公开** | [0022] Pull-up transistor 112 couples between a power supply node supplying the power supply voltage VDD and the drain of differential pair transistor 102 ... Similarly, pull-up transistor 114 couples between the power supply node and the drain for differential pair transistor 104 ... | 尽管对比文件公开了上拉晶体管112、114的连接方式（在电源节点和差分对晶体管漏极之间），但如特征F所述，这些晶体管在对比文件中并非作为“第二上拉晶体管”存在。连接结构相同，但所描述的主体（第二上拉晶体管）未被公开。因此，该技术特征未被公开。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。<br>**判断结果**：**未公开** | [0022] A pair of weak pull-up or keeper PMOS transistors 112 and 114 are configured to keep the first and second transistor terminal voltages q and qb at VDD during a default state (no memory cell access). The gates of pull-up transistors 112 and 114 are grounded so they both are maintained on. | 对比文件确实公开了上拉晶体管112和114是“弱”（weak）的并且“总是接通”（maintained on）（参见[0022]），这部分符合目标专利中“第二上拉晶体管被配置为总是接通”的描述。然而，技术特征H是一个整体，其核心在于定义了“第一上拉晶体管”和“第二上拉晶体管”两对晶体管，并明确了它们之间的尺寸关系：“每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小”。对比文件仅存在一对弱上拉晶体管，不存在“第一上拉晶体管”，因此更谈不上两者之间的尺寸比较关系。本领域技术人员无法从一对弱上拉晶体管推断出存在另一对更大的、受控关断的上拉晶体管。因此，该技术特征作为一个整体未被公开。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。<br>**判断结果**：**直接公开** | [0021] An NMOS current source or biasing transistor 106 that couples between ground and the sources for the differential pair of transistors 102 and 104 has its gate driven by a sense enable signal (SE). Thus, when the sense enable signal is asserted to trigger a sense operation by sense amplifier 100, a tail current conducted by current source transistor 106 will steer between the differential pair transistors 102 and 104 ... | 对比文件明确公开了NMOS电流源或偏置晶体管106，其栅极由读出使能信号（SE）驱动。当SE信号被置位（asserted）时，晶体管106传导尾电流（tail current）（参见[0021]）。这直接对应于目标专利中“电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流”的技术特征。两者作用相同，都是响应SE信号产生供差分对引导的电流。因此，该技术特征被直接公开。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。<br>**判断结果**：**直接公开** | [0021] An NMOS current source or biasing transistor 106 that couples between ground and the sources for the differential pair of transistors 102 and 104 ... | 对比文件明确指出电流源晶体管106连接在接地（ground）和差分对晶体管102和104的源极（sources）之间（参见[0021]）。在MOS晶体管差分对中，源极通常被视为第二端子（与作为输出端子的漏极相对）。因此，该连接关系直接公开了“电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间”。作用相同，均为提供电流通路和偏置。因此，该技术特征被直接公开。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。<br>**判断结果**：**未公开** | [0022] A pair of weak pull-up or keeper PMOS transistors 112 and 114 ... | 对比文件公开了上拉晶体管112和114是PMOS晶体管（参见[0022]）。然而，如特征C所述，对比文件中的这对PMOS上拉晶体管是弱上拉/保持器晶体管，且始终导通，并非目标专利中定义的“第一上拉晶体管”。虽然晶体管类型（PMOS）相同，但由于“第一上拉晶体管”这一主体未被公开，因此“成对的PMOS第一上拉晶体管”这一具体组合特征也未被公开。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。<br>**判断结果**：**未公开** | [0022] A pair of weak pull-up or keeper PMOS transistors 112 and 114 are configured to keep the first and second transistor terminal voltages q and qb at VDD during a default state (no memory cell access). The gates of pull-up transistors 112 and 114 are grounded so they both are maintained on. | 对比文件公开了一对弱上拉/保持器PMOS晶体管112和114，并且它们的栅极接地以保持始终导通（参见[0022]）。这符合“PMOS上拉晶体管”且“栅极耦合到接地”的描述。然而，技术特征L明确限定这是“成对的第二上拉晶体管”。如特征F所述，对比文件并未将晶体管112和114定义为与“第一上拉晶体管”相对应的“第二上拉晶体管”，它们就是唯一的上拉元件。因此，虽然部分要素（PMOS、栅极接地）被公开，但作为“第二上拉晶体管”这一特定技术特征未被公开。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。<br>**判断结果**：**未公开** | 对比文件全文未提及任何延迟电路，更未提及该延迟电路包括串联反相器链。 | 目标专利的延迟电路205具体包括串联反相器链（如反相器210和215）。对比文件完全没有公开任何延迟电路。因此，该技术特征未被公开。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。<br>**判断结果**：**未公开** | 对比文件全文未提及任何延迟电路或反相器链。 | 由于对比文件未公开任何延迟电路，自然也谈不上该延迟电路中的反相器链具有偶数个反相器。该技术特征未被公开。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。<br>**判断结果**：**直接公开** | [0023] A pair of cross-coupled feedback PMOS transistors 108 and 110 are configured to assist the differential voltage development ... Feedback PMOS transistor 108 couples between the power supply node and the drain of differential pair transistor 102. Similarly, feedback PMOS transistor 110 couples between the power supply node and the drain of differential pair transistor 104. | 对比文件明确公开了一对交叉耦合的反馈PMOS晶体管108和110（即交叉耦合晶体管）。晶体管108连接在电源节点和差分对晶体管102的漏极（输出端子）之间，晶体管110连接在电源节点和差分对晶体管104的漏极（输出端子）之间（参见[0023]）。这完全对应于目标专利中“成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间”的技术特征。两者作用相同，都是通过交叉耦合正反馈来放大差分输出端的电压差。因此，该技术特征被直接公开。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。<br>**判断结果**：**直接公开** | [0023] The second terminal voltage qb drives the gate of feedback PMOS transistor 108 whereas the first terminal voltage q drives the gate of feedback PMOS transistor 110. | 对比文件明确指出，第二端子电压qb（即差分对晶体管104的漏极电压）驱动反馈晶体管108的栅极，而第一端子电压q（即差分对晶体管102的漏极电压）驱动反馈晶体管110的栅极（参见[0023]）。这意味着每个交叉耦合晶体管（108, 110）的栅极都连接到另一个差分对晶体管（即剩余一个晶体管）的输出端子（漏极）。这直接公开了目标专利的该技术特征。作用相同，实现交叉耦合反馈。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。<br>**判断结果**：**未公开** | 对比文件未公开任何延迟电路，也未描述SE信号被延迟或其延迟量与SE信号确立时段的关系。 | 目标专利明确限定了延迟电路产生的延迟是SE信号确立时段的“分数”（fraction）。这是一个具体的定时关系。对比文件既未公开延迟电路，也未提及任何关于SE信号延迟时长的具体描述或暗示。因此，该技术特征未被公开。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。<br>**判断结果**：**直接公开** | [0021] The bit line BL and a complement bit line BL_n from a bit line pair that drive the gates, respectively, of a differential pair of NMOS transistors 102 and 104. | 对比文件明确公开了位线BL和互补位线BL_n分别驱动差分对NMOS晶体管102和104的栅极（参见[0021]）。这直接对应于目标专利中“第一晶体管的栅极耦合到位线，剩余第二晶体管的栅极耦合到互补位线”的技术特征。作用相同，均为将位线电压施加到差分对以控制电流引导。因此，该技术特征被直接公开。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。<br>**判断结果**：**直接公开** | [0002] In a static random access memory (SRAM), each accessed bitcell drives a corresponding bit line pair comprising a bit line and a complement bit line during the read cycle. <br>[0020] ... it will be appreciated that a memory such as an SRAM includes a plurality of SRAM bitcells ... | 对比文件在背景技术和具体实施方式中多次明确指出其应用于静态随机存取存储器（SRAM），并且描述了SRAM位单元（bitcell）驱动包含位线和互补位线的位线对（参见[0002], [0020]）。本领域技术人员在阅读对比文件后，能够毫无疑义地理解其中涉及的位线（BL）和互补位线（BL_n）是SRAM的位线。因此，该技术特征被对比文件直接公开。 |
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