对比文件的名称：1992-03-18_发明公开_EP0475118A2 Current mirror amplifier circuit and method of driving the same
目标专利的名称：具有脉冲控制的读出放大器CN107533855B
本次调用的模型名称：DeepSeek-R1
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子《直接公开》 | [0018] The differential amplifier circuit part 1 includes first and second transistors T1 and T2 which respectively receive input signals VIN and VIN杠。 [0022] ...the potentials at two nodes A and B from which output signal VOUT and VOUT杠 are obtained... | 对比文件公开了差分放大器电路部分1，包括第一和第二晶体管T1和T2（即晶体管的差分对），它们分别接收互补输入信号VIN和VIN杠。根据图4及描述，NMOS晶体管T1和T2的源极相连，漏极分别连接到节点A和B。当激活信号φ使能后，T1和T2响应于其栅极输入的电压差（即VIN和VIN杠之间的差）来引导电流。节点A和B是输出信号的获取点，即差分对晶体管的输出端子。因此，该技术特征被对比文件直接公开。 |
| 技术特征B：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号《直接公开》 | [0025] The control signal output circuit part includes inverter circuits INV1 and INV2, a resistor R1 and a capacitor C which are coupled as shown. The activation signal φ... is also applied to the inverter circuit INV1... The resistor R1 and the capacitor C form a delay circuit which delays the activation signal φ by a delay time t... The delayed activation signal φ is inverted by the inverter circuit INV2 and is formed into the control signal φ1... | 对比文件公开了控制信号输出电路部分，包括由电阻R1和电容C组成的延迟电路，用于延迟激活信号φ（对应于目标专利的“读出使能信号”），并通过反相器INV2反相后生成控制信号φ1（对应于目标专利的“延迟的读出使能信号”）。该延迟电路明确被配置为延迟激活信号φ以提供延迟的控制信号φ1。因此，该技术特征被对比文件直接公开。 |
| 技术特征C：与晶体管的所述差分对相对应的成对的第一上拉晶体管《直接公开》 | [0025] ...PMOS transistors T11 and T12 form a bypass circuit part. The PMOS transistor T11 is coupled in parallel to the PMOS transistor T4... and the PMOS transistor T12 is coupled in parallel to the PMOS transistor T5... | 对比文件公开了PMOS晶体管T11和T12，它们构成旁路电路部分，分别与电流镜部分的晶体管T4和T5并联。晶体管T11和T12对应于差分对晶体管T1和T2（T1连接到节点A，T11也连接到节点A；T2连接到节点B，T12也连接到节点B），因此它们是“与晶体管的差分对相对应的成对的上拉晶体管”。对比文件明确指出该电路旨在提高速度，其在激活初期导通，功能上等同于目标专利中在延迟信号确立前导通以抑制毛刺的“第一上拉晶体管”。因此，该技术特征被对比文件直接公开。 |
| 技术特征D：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，《直接公开》 | [0025] ...PMOS transistors T11 and T12 form a bypass circuit part. The PMOS transistor T11 is coupled in parallel to the PMOS transistor T4... and the PMOS transistor T12 is coupled in parallel to the PMOS transistor T5... (结合图4) | 根据对比文件图4及描述，PMOS晶体管T11的源极连接到电源Vcc，漏极连接到节点A（即晶体管T1的输出端子）。PMOS晶体管T12的源极连接到电源Vcc，漏极连接到节点B（即晶体管T2的输出端子）。因此，每个上拉晶体管（T11， T12）都耦合在对应的差分对晶体管（T1， T2）的输出端子（节点A， B）与电源节点（Vcc）之间。该技术特征被对比文件直接公开。 |
| 技术特征E：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断《直接公开》 | [0025] A control signal φ1 which is output from a control signal output circuit part is applied to gates of the PMOS transistors T11 and T12. [0030] ...the control signal φ1 becomes the power source voltage Vcc, and the PMOS transistors T11 and T12 turn OFF. | 对比文件公开了控制信号φ1（由延迟的激活信号φ产生，即延迟的读出使能信号）被施加到PMOS晶体管T11和T12的栅极。并且明确描述了当控制信号φ1变为电源电压Vcc（高电平确立）时，PMOS晶体管T11和T12关断。这与目标专利中第一上拉晶体管响应于延迟的读出使能信号的确立（高电平）而关断（PMOS晶体管高电平关断）的技术方案完全相同。因此，该技术特征被对比文件直接公开。 |
| 技术特征F：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，《直接公开》 | [0004] A PMOS transistor T6 is coupled in parallel to the PMOS transistor T4, and a PMOS transistor T7 is coupled in parallel to the PMOS transistor T5. | 对比文件在背景技术和实施例（图1， 图4）中均公开了PMOS晶体管T6和T7，它们分别与PMOS晶体管T4和T5并联。晶体管T6和T7也分别连接到差分对晶体管T1和T2的输出节点A和B（通过T4/T5），因此它们是“与晶体管的差分对相对应的成对的上拉晶体管”。根据背景技术描述，它们在待机模式下导通以将节点电位拉到Vcc，功能上等同于目标专利中“总是接通”的第二上拉晶体管。因此，该技术特征被对比文件直接公开。 |
| 技术特征G：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，《直接公开》 | [0004] ...a drain of the NMOS transistor T1 is coupled to a power source Vcc via a P-channel MOS transistor... T4, and a drain of the NMOS transistor T2 is coupled to the power source Vcc via a PMOS transistor T5. A PMOS transistor T6 is coupled in parallel to the PMOS transistor T4, and a PMOS transistor T7 is coupled in parallel to the PMOS transistor T5. (结合图4) | 根据对比文件图4及文字描述，PMOS晶体管T6与T4并联，T7与T5并联。而T4连接在电源Vcc与节点A（T1漏极）之间，T5连接在电源Vcc与节点B（T2漏极）之间。因此，T6和T7同样耦合在电源Vcc与对应的差分对晶体管输出端子（节点A， B）之间。该技术特征被对比文件直接公开。 |
| 技术特征H：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。《隐含公开》 | [0006] In the standby mode in which no activation signal φ is received by the current mirror amplifier circuit, a zero voltage is applied to the gates of the PMOS transistors T6 and T7... Accordingly... the PMOS transistors T6 and T7 are ON. [0029] ...the PMOS transistors T11 and T12 are ON. [0030] ...the PMOS transistors T11 and T12 remain ON. For this reason, a current path is formed between the power source Vcc and the ground GND so that a current can flow from the power source Vcc to the ground GND, and the NMOS transistors T1 and T2... quickly starts the operation... | 对比文件公开了在待机模式（无激活信号φ）下，T6和T7的栅极为零电压，因此它们处于导通（ON）状态。在激活模式初期，T11和T12也保持导通以提供从Vcc到地的电流路径，使差分对快速启动操作。为了在激活初期提供足够大的电流以快速启动差分放大器操作（如对比文件所述“quickly starts the operation”），本领域技术人员能够理解，作为“旁路”或“加速”路径的T11和T12（第一上拉晶体管）需要具有比仅用于在待机时维持节点电位的T6和T7（第二上拉晶体管）更强的电流驱动能力。更强的驱动能力通常通过设计更大的晶体管尺寸（例如更宽的沟道宽度）来实现。因此，基于对比文件公开的T11/T12在激活初期提供主电流路径的功能，以及T6/T7仅在待机时维持电位（不要求大电流）的功能，本领域技术人员能够合理推断，为了实现所述的高速操作，T11/T12的尺寸应当大于T6/T7的尺寸。该技术特征被对比文件隐含公开。 |
| 技术特征I：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。《直接公开》 | [0019] ...the switching circuit part 3 includes a transistor T3 which is responsive to an activation signal φ... [0029] ...when the current mirror amplifier circuit receives the activation signal φ having the power source voltage Vcc, the NMOS transistor T3 turns ON immediately responsive thereto. | 对比文件公开了开关电路部分3包括晶体管T3（NMOS），其响应于激活信号φ。当激活信号φ为高电平（Vcc）时，晶体管T3立即导通（turns ON）。该晶体管T3连接在差分对晶体管的源极（公共节点）与地（GND）之间，其导通时在Vcc和GND之间形成电流路径，生成流经差分对的电流。因此，晶体管T3被配置为响应于激活信号φ（对应于读出使能信号）的确立来生成电流。该技术特征被对比文件直接公开。 |
| 技术特征J：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。《直接公开》 | [0004] The sources of the NMOS transistors T1 and T2 are coupled to ground GND via an NMOS transistor T3... [0019] ...the low voltage side of the differential amplifier circuit part 1 is coupled to a power source GND via the switching circuit part 3. The switching circuit part 3 includes a transistor T3... | 对比文件图4和文字明确公开了NMOS晶体管T1和T2的源极（第二端子）通过NMOS晶体管T3连接到地（GND）。因此，电流源晶体管T3耦合在每个差分对晶体管（T1， T2）的源极（第二端子）与接地（GND）之间。该技术特征被对比文件直接公开。 |
| 技术特征K：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。《直接公开》 | [0025] ...PMOS transistors T11 and T12 form a bypass circuit part. | 对比文件明确公开了第一上拉晶体管（即旁路电路部分的晶体管）是PMOS晶体管T11和T12。因此，该技术特征被对比文件直接公开。 |
| 技术特征L：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。《直接公开》 | [0004] A PMOS transistor T6 is coupled in parallel to the PMOS transistor T4, and a PMOS transistor T7 is coupled in parallel to the PMOS transistor T5. An activation signal φ which is applied to a gate of the NMOS transistor T3 is also applied to gates of the PMOS transistors T6 and T7. [0006] In the standby mode... a zero voltage is applied to the gates of the PMOS transistors T6 and T7... | 对比文件明确公开了第二上拉晶体管是PMOS晶体管T6和T7。在待机模式下，施加到T6和T7栅极的电压为零电压，即接地（GND）电平。因此，每个PMOS第二上拉晶体管（T6， T7）的栅极在功能上耦合到接地（零电位），以实现“总是接通”。该技术特征被对比文件直接公开。 |
| 技术特征M：其中所述延迟电路包括串联反相器链。《直接公开》 | [0049] ...the control signal output circuit part may include an even number of inverter circuits coupled in series... | 对比文件在[0049]段明确公开了控制信号输出电路部分可以包括串联连接的偶数个反相器电路。这公开了延迟电路的一种实现方式，即包括串联反相器链。因此，该技术特征被对比文件直接公开。 |
| 技术特征N：其中所述串联反相器链包括偶数数目的反相器。《直接公开》 | [0049] ...the control signal output circuit part may include an even number of inverter circuits coupled in series... | 对比文件[0049]段明确公开了串联的反相器链可以包括偶数个（even number）反相器。该技术特征被对比文件直接公开。 |
| 技术特征O：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。《直接公开》 | [0004] ...a drain of the NMOS transistor T1 is coupled to a power source Vcc via a P-channel MOS transistor (hereinafter simply referred to as a PMOS transistor) T4, and a drain of the NMOS transistor T2 is coupled to the power source Vcc via a PMOS transistor T5. Gates of the PMOS transistors T4 and T5 are connected in common to a node B which is connected to a drain of the PMOS transistor T5. | 对比文件公开了PMOS晶体管T4和T5。T4连接在电源Vcc与晶体管T1的漏极（输出端子，节点A）之间，T5连接在电源Vcc与晶体管T2的漏极（输出端子，节点B）之间。T4和T5的栅极共同连接到节点B（T5的漏极）。这种连接方式构成了一个电流镜负载，同时也是交叉耦合的结构（T4的栅极受T2的输出节点B控制，T5的栅极受自身漏极即节点B控制，形成正反馈以放大差分信号）。因此，T4和T5构成了一对与差分对相对应的交叉耦合晶体管，每个耦合在电源节点与对应的差分对晶体管输出端子之间。该技术特征被对比文件直接公开。 |
| 技术特征P：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。《直接公开》 | [0004] Gates of the PMOS transistors T4 and T5 are connected in common to a node B which is connected to a drain of the PMOS transistor T5. | 对比文件公开了交叉耦合晶体管T4和T5的栅极共同连接到节点B。节点B是晶体管T2的输出端子，也是晶体管T5自身的漏极。对于晶体管T4而言，其栅极连接到“节点B”，而节点B对应于“差分对晶体管中的剩余一个晶体管（即T2）”的输出端子。对于晶体管T5而言，其栅极连接到自身的漏极（节点B），但节点B同时也是T2的输出端子。因此，每个交叉耦合晶体管（T4， T5）的栅极都耦合到了与另一个交叉耦合晶体管（T5， T4）相对应的差分对晶体管（T2， T1）的输出端子（节点B， 节点A需从电路对称性推断，但T5的栅极连接也符合“交叉耦合”的定义）。该连接关系实现了交叉耦合的正反馈，技术方案相同。该技术特征被对比文件直接公开。 |
| 技术特征Q：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。《直接公开》 | [0025] The delay time t is preset. In this embodiment, the delay time t is set to the time it takes for the PMOS transistor T5 of the current mirror circuit part to turn ON from a time when the NMOS transistor T3 turns ON in response to the activation signal φ in a state where the PMOS transistors T11 and T12 are ON, that is, the time it takes for the potential at the node B to fall from the power source voltage Vcc to a voltage which is a threshold voltage Vth of the PMOS transistor T5 lower than the power source voltage Vcc. | 对比文件明确公开了延迟时间t是预设的。在该实施例中，延迟时间t被设置为从NMOS晶体管T3响应激活信号φ导通（即读出使能信号确立开始）开始，到节点B电位从Vcc下降到Vcc-Vth（使PMOS晶体管T5导通）所需的时间。这个时间段是激活信号φ（读出使能信号）确立时段的一部分，即“分数”。因此，延迟电路被配置为将激活信号（读出使能信号）延迟一个等于其确立时段分数的时间。该技术特征被对比文件直接公开。 |
| 技术特征R：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。《直接公开》 | [0018] The differential amplifier circuit part 1 includes first and second transistors T1 and T2 which respectively receive input signals VIN and VIN杠。 [0046] ...the electric signals thus produced on a selected bit line pair are supplied to the complementary data bus lines DB and DB杠 via the input/output gate 12. The voltage signals thus obtained on the data bus lines DB and DB杠 are then output by an output buffer circuit 16 as output data Dout. [0047] ...there is provided a current mirror amplifier 22 between the data bus lines DB and DB杠 and the output buffer circuit 16 for amplifying the electric signals on the data bus lines DB and DB杠。 [0048] 图9显示了将本发明应用于图8所示半导体存储器件。电流镜放大器22（包含图4/6所示电路）的输入信号VIN和VIN杠来自数据总线DB和DB杠。 | 对比文件公开了差分对晶体管T1和T2的栅极分别接收互补的输入信号VIN和VIN杠。虽然对比文件未明确称其为“位线”，但在其具体应用至半导体存储器件的实施例（图9及对应描述）中，电流镜放大器22（包含本发明的电路）被连接在互补数据总线DB和DB杠与输出缓冲电路之间，用于放大数据总线上的信号。而数据总线DB和DB杠的信号来自选中的位线对（BL和BL杠）（参见[0046]段）。因此，在存储器读出的应用场景下，输入信号VIN和VIN杠实质上来自于互补的位线（通过数据总线）。本领域技术人员能够毫无疑义地理解，在存储器的读出放大器中，差分放大器的输入端必然耦合到位线对。因此，该技术特征被对比文件直接公开。 |
| 技术特征S：其中所述位线和所述互补位线两者是SRAM位线。《隐含公开》 | [0036] Semiconductor memory devices generally have a memory cell array... The memory cell transistors are connected to word lines extending in a row direction and bit lines extending in a column direction... [0044] FIG.9 shows the application of the current mirror amplifier circuit according to the present invention to the semiconductor memory device shown in FIG.8. | 对比文件全文描述了一种用于半导体存储器件的电流镜放大器电路，其背景技术和具体实施方式（[0036]段及之后）多次提及“半导体存储器件”、“存储单元阵列”、“字线”和“位线”。图9明确将本发明的电流镜放大器电路应用于半导体存储器件的数据总线放大。虽然对比文件没有明确限定存储单元的类型为SRAM，但其描述的存储单元结构（包括存储单元晶体管和用于存储电荷的电容器）更接近DRAM。然而，目标专利的SRAM位线特征是应用环境限定。对比文件公开的电流镜放大器电路作为一种读出/感应放大器，其输入信号来自存储器的位线（无论DRAM还是SRAM）。本领域技术人员知晓，该放大器电路可以应用于各种类型的存储器，包括SRAM。当将其应用于SRAM时，其输入端所连接的位线自然就是SRAM位线。因此，基于对比文件公开了放大器用于存储器位线信号放大，本领域技术人员可以合理推断其可应用于SRAM场景，即该技术特征被对比文件隐含公开。 |
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