**对比文件名称：** 2015-08-12_发明授权_CN102867542B 半导体装置
**目标专利名称：** 169具有脉冲控制的读出放大器CN107533855B
**本次调用的模型名称：** GPT-4
**特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子《未公开》 | 参见图3及说明书[0023]-[0027]段，描述了前置放大器304包括NMOS晶体管N1、N2以及PMOS晶体管P0、P1等。特别是[0025]段：“前置放大器304可接着放大第一节点NGDL的第一电压以及第一反节点NGDLB的第一反电压以于第二节点NGDLS的第二电压以及第二反节点NGDLSB的第二反电压。” | **未公开**。对比文件中的电路结构并非目标专利所定义的“差分对”。目标专利的差分对（M1, M2）是直接由位线（B, BB）驱动栅极，并响应位线间的电压差来“引导”来自同一电流源（M3）的电流，从而在输出端子（漏极）形成电压差。对比文件的图3中，NMOS晶体管N1和N2构成源极跟随器（见[0025]段），其栅极由预充电信号VPCB控制，并非直接响应位线（NGDL, NGDLB）间的电压差来“引导”电流。位线信号是通过第一节点NGDL和第一反节点NGDLB输入，但N1和N2的作用是电压跟随，将第一节点电压传递至第二节点，而非通过电流引导机制在漏极形成差分电压。感测放大器308中的N3、N4、N5构成一个差分对结构（见[0030]段），但其栅极分别由第二节点NGDLS和第二反节点NGDLSB控制，这些节点是经过前置放大器304处理后的信号，并非直接响应原始的位线对（BL, BLB）之间的电压差。因此，对比文件没有公开目标专利权利要求中定义的、直接响应位线对电压差引导电流的晶体管差分对。 |
| **B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号《隐含公开》 | 参见图3及说明书[0023]-[0024]段：“反相器IV5与IV6能够延迟控制信号VSAEB以产生NAND闸极ND0的第二输入信号。” | **隐含公开**。对比文件公开了包含反相器IV5和IV6的电路，其功能是“延迟控制信号VSAEB”（参见原文）。虽然延迟的信号是“控制信号VSAEB”，而非目标专利中特定的“读出使能信号SE”，但两者均为控制电路时序的使能信号。本领域技术人员可以毫无疑义地理解，使用反相器链（如IV5、IV6）来延迟一个使能信号是常见的电路设计手段。因此，对比文件隐含公开了一个被配置为延迟一个使能信号（此处为VSAEB）以提供其延迟版本（用于生成VPCB）的延迟电路。该延迟电路在对比文件中的作用是控制预充电信号的生成时序，与目标专利中用于控制上拉晶体管关断时序的作用虽不完全相同，但“延迟电路”这一结构特征本身已被公开。 |
| **C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管《未公开》 | 参见图3及说明书[0025]、[0027]段。其中提到了PMOS晶体管P0和P1，以及PMOS晶体管P21和P24。例如[0027]段：“若第二节点NGDLS的第二电压下降至逻辑低电压，PMOS晶体管P1被启动以将第二反节点NGDLSB的第二反电压提升至逻辑高电压。若第二反节点NGDLSB的第二反电压下降至逻辑低电压，PMOS晶体管P0被启动以将第二节点NGDLS的第二电压提升至逻辑高电压。” | **未公开**。对比文件中确实存在连接在电源（VDD）与输出节点（NGDLS, NGDLSB）之间的PMOS晶体管（如P0、P1、P21、P24）。然而，目标专利中的“第一上拉晶体管”是具有特定功能和时序控制的部件：它们响应于“延迟的读出使能信号”的确立而关断，目的是在读出使能信号确立初期提供强上拉以防止毛刺，并在延迟信号确立后关断以允许快速建立差分。对比文件中的P0和P1是交叉耦合的锁存器（半锁存电路）的一部分，其栅极由交叉耦合的输出节点控制，用于锁存和放大电压差，并非由独立的延迟使能信号控制其关断。P21和P24是动态负载电路的一部分，其栅极由经过反相器（IV3, IV7）的输入信号控制，用于根据输入电压对输出节点进行上拉充电，同样不是由延迟使能信号控制关断。对比文件没有公开一组专门对应于差分对、且其关断由延迟的使能信号控制的上拉晶体管。 |
| **D**：，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，《未公开》 | 参见图3，PMOS晶体管P0连接在VDD与第二节点NGDLS之间，P1连接在VDD与第二反节点NGDLSB之间（[0027]段）。PMOS晶体管P21连接在VDD与第二节点NGDLS之间，P24连接在VDD与第二反节点NGDLSB之间（[0028]段）。 | **未公开**。虽然对比文件中存在连接在电源节点（VDD）和输出节点（NGDLS/NGDLSB）之间的PMOS晶体管（P0、P1、P21、P24），但这些输出节点（NGDLS/NGDLSB）并非目标专利中定义的“差分对晶体管的输出端子”。目标专利的差分对输出端子是M1和M2的漏极。在对比文件中，与NGDLS/NGDLSB直接相连的晶体管是源极跟随器N1/N2的漏极或动态负载/锁存器晶体管。更重要的是，如特征C所述，这些晶体管并不具备“第一上拉晶体管”的特定控制逻辑（由延迟信号关断）。因此，该连接关系虽然存在，但并非用于实现目标专利中“第一上拉晶体管”的功能，故不被认为公开了特征D。 |
| **E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断《未公开》 | 对比文件全文未提及任何晶体管响应于“延迟的读出使能信号”而关断。预充电晶体管P5、P6由预充电信号VPCB控制关断（[0024]段），但VPCB是预充电控制信号，并非“延迟的读出使能信号”。PMOS晶体管P8由VPCB控制（[0025]段），同样不是延迟的使能信号。P0、P1、P21、P24分别由交叉耦合输出或反相后的输入控制，均非由延迟的使能信号控制。 | **未公开**。这是目标专利的核心发明点之一。对比文件中没有任何晶体管被配置为响应于一个“延迟的读出使能信号”的确立而关断。对比文件中控制晶体管关断的信号（如VPCB）其作用、产生方式和时序关系均与目标专利中“延迟的读出使能信号”不同。目标专利利用该特征解决毛刺和速度矛盾的问题，对比文件未公开此技术手段。 |
| **F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，《未公开》 | 参见图3及说明书[0025]、[0027]、[0028]段。提到了多个PMOS晶体管，如P0、P1、P8、P21、P24。 | **未公开**。目标专利的“第二上拉晶体管”是“总是接通”的弱上拉晶体管（P3”, P4”），其栅极接地。对比文件中虽然存在多个PMOS上拉器件，但没有一组被明确描述或可推断为是“总是接通”的。P0和P1是交叉耦合的，其通断状态取决于输出节点电压。P21和P24是动态负载，其通断由输入电压经反相器控制。P8由预充电信号VPCB控制。没有任何一个上拉晶体管的栅极被固定连接到地或电源以使其“总是接通”。因此，对比文件没有公开与差分对相对应的、专门配置为“总是接通”的成对第二上拉晶体管。 |
| **G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，《未公开》 | 同特征D的引用，存在PMOS晶体管连接在VDD与NGDLS/NGDLSB之间。 | **未公开**。理由同特征D和F。首先，对比文件中不存在符合目标专利定义的“第二上拉晶体管”（总是接通）。其次，即使存在连接关系，其连接的节点（NGDLS/NGDLSB）也并非目标专利中“差分对晶体管的输出端子”。因此，该特征未被公开。 |
| **H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。《未公开》 | 对比文件全文未描述任何晶体管被配置为“总是接通”（栅极固定偏置使其常开）。也未提及任何关于第一上拉晶体管与第二上拉晶体管之间的大小（尺寸）比较。 | **未公开**。对比文件既没有公开“总是接通”的上拉晶体管，也没有公开任何关于不同上拉晶体管之间尺寸比例关系的教导或暗示。目标专利通过设置不同尺寸的上拉晶体管（第一上拉晶体管尺寸大于第二上拉晶体管）来实现不同的驱动强度，这是其解决技术问题的重要设计点，对比文件完全没有涉及。 |
| **I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。《隐含公开》 | 参见图3及说明书[0030]段：“NMOS晶体管N5的闸极耦接至感测使能信号VSAEI，其源极耦接至第二电压端GND。……当感测使能信号VSAEI被使能时，……NMOS晶体管N5被启动以将NMOS晶体管N3、N4的源极电压下拉至逻辑低电压。” | **隐含公开**。对比文件中的感测放大器308包含NMOS晶体管N5。其栅极接收感测使能信号VSAEI，源极接地（GND）。当VSAEI被使能（确立为高电平）时，N5导通，为NMOS晶体管N3和N4的源极提供到地的通路，从而使N3和N4可以构成一个差分对，根据其栅极电压（来自NGDLS和NGDLSB）引导N5提供的电流。虽然N5在对比文件中被描述为“下拉”节点电压，但其功能本质上是响应使能信号VSAEI，为差分对（N3, N4）提供一个到地的电流路径/电流源。本领域技术人员可以理解，这是一个由使能信号控制的电流源/开关晶体管，响应使能信号的确立而“生成”电流通路。因此，该特征被隐含公开。 |
| **J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。《隐含公开》 | 参见图3，NMOS晶体管N5的源极接地（GND），漏极连接到NMOS晶体管N3和N4的源极（[0030]段）。N3和N4的漏极分别连接到第三节点NSSD和第三反节点NSSDB。 | **隐含公开**。结合特征I的论述，在感测放大器308中，电流源晶体管N5的源极接地，其漏极连接至差分对晶体管N3和N4的源极（即第二端子，对于NMOS是源极）。这符合“电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间”的连接关系。虽然对比文件中的差分对（N3, N4）并非权利要求特征A中定义的差分对，但就电流源晶体管与它所服务的差分对（在本电路中是N3, N4）的连接关系而言，该结构已被公开。因此，本领域技术人员可以合理推断出这种连接方式。 |
| **K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。《未公开》 | 对比文件中存在PMOS上拉晶体管，如P0、P1、P21、P24。 | **未公开**。虽然对比文件使用了PMOS作为上拉晶体管，但如特征C所述，对比文件没有公开目标专利所定义的“第一上拉晶体管”（由延迟信号控制关断）。因此，尽管第一上拉晶体管是PMOS这一具体类型是电路设计的常见选择，但由于其上位概念“第一上拉晶体管”未被公开，该从属特征也未被公开。 |
| **L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。《未公开》 | 对比文件全文未描述任何PMOS上拉晶体管的栅极耦合到接地。所有PMOS晶体管的栅极均由其他信号控制（如VPCB、交叉耦合输出、反相器输出等）。 | **未公开**。对比文件既没有公开“第二上拉晶体管”这一概念，更没有公开其栅极耦合到接地的具体结构。目标专利中栅极接地的PMOS第二上拉晶体管是实现“总是接通”弱上拉的关键，该特征在对比文件中完全没有记载。 |
| **M**：其中所述延迟电路包括串联反相器链。《直接公开》 | 参见图3及说明书[0023]段：“反相器IV5与IV6能够延迟控制信号VSAEB以产生NAND闸极ND0的第二输入信号。” | **直接公开**。对比文件图3明确示出了反相器IV5和IV6串联连接。说明书文字部分也明确记载了“反相器IV5与IV6”用于延迟信号。这构成了一个串联反相器链，其功能就是延迟信号。因此，该技术特征被对比文件直接公开。 |
| **N**：其中所述串联反相器链包括偶数数目的反相器。《直接公开》 | 参见图3，反相器IV5和IV6是两个反相器串联，数目为2，是偶数。 | **直接公开**。从对比文件图3可以明确无误地看出，用于延迟的串联反相器链由两个反相器（IV5和IV6）组成，即偶数个反相器。因此，该技术特征被对比文件直接公开。 |
| **O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。《直接公开》 | 参见图3及说明书[0027]段：“前置放大器304的半锁存电路包括两个PMOS晶体管P0与P1。PMOS晶体管P0耦接于第一电压端VDD与第二节点NGDLS之间，其闸极耦接至第二反节点NGDLSB。PMOS晶体管P1耦接于第一电压端VDD与第二反节点NGDLSB之间，其闸极耦接至第二节点NGDLS。” | **直接公开**。对比文件明确公开了PMOS晶体管P0和P1，它们交叉耦合（P0的栅极接NGDLSB，P1的栅极接NGDLS），并且每个都连接在电源节点（VDD）与一个输出节点（NGDLS或NGDLSB）之间。在对比文件中，这些节点（NGDLS, NGDLSB）是前置放大器的输出节点，对应于信号放大路径中的差分输出端。这与目标专利中交叉耦合晶体管连接在电源与差分对输出端子之间的结构完全相同。因此，该技术特征被直接公开。 |
| **P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。《直接公开》 | 同上，[0027]段明确记载：“PMOS晶体管P0……其闸极耦接至第二反节点NGDLSB。PMOS晶体管P1……其闸极耦接至第二节点NGDLS。” | **直接公开**。根据上述引用，P0的栅极连接到NGDLSB（对应另一个输出端子），P1的栅极连接到NGDLS（对应另一个输出端子），这正是交叉耦合的连接方式。因此，该技术特征被对比文件直接公开。 |
| **Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。《未公开》 | 对比文件未描述延迟电路产生的延迟时间与任何使能信号的确立时段之间的关系。 | **未公开**。对比文件仅说明了反相器IV5和IV6用于延迟信号VSAEB，但没有给出任何关于该延迟量大小的具体描述，更没有将其描述为等于某个使能信号确立时段的一个分数。目标专利中该特征限定了延迟的具体时序关系，是对延迟电路的进一步限定，对比文件未公开此内容。 |
| **R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。《未公开》 | 参见图3及说明书[0023]段：“内存输出电路300有两个输入端NGDL与NGDLB分别耦接至位线及反位线以接收存储单元阵列所输出的数据。” | **未公开**。对比文件公开了位线（BL）和反位线（BLB）连接到电路的输入端NGDL和NGDLB。然而，如特征A所述，对比文件中不存在目标专利所定义的、栅极直接耦合到位线（BL）和互补位线（BLB）的差分对晶体管。前置放大器304的N1和N2栅极由VPCB控制，感测放大器308的N3和N4栅极由NGDLS和NGDLSB控制。因此，该具体的连接关系未被公开。 |
| **S**：其中所述位线和所述互补位线两者是SRAM位线。《未公开》 | 参见说明书[0018]段及图2A、2B。对比文件既公开了SRAM存储单元（图2A），也公开了ROM存储单元（图2B）。其内存输出电路300是通用的，可用于读取这两种存储单元的数据（见[0018]段：“存储单元可为静态随机存取内存，只读存储器，或其他种类的存储单元。”）。 | **未公开**。对比文件虽然提到了SRAM，并给出了SRAM存储单元的实施例（图2A），但其权利要求和发明内容部分并未将内存输出电路300的应用限定于SRAM。说明书明确指出电路可用于多种存储单元。因此，对比文件没有公开“所述位线和所述互补位线两者是SRAM位线”这一将应用场景具体限定为SRAM的技术特征。目标专利的说明书背景技术部分明确针对SRAM单元进行描述，该限定可能具有特定意义，而对比文件未如此限定。 |
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