**对比文件名称**：2000-08-22_发明授权_US6108258A Sense amplifier for high-speed integrated circuit memory device
**目标专利名称**：169具有脉冲控制的读出放大器CN107533855B
**本次调用的模型名称**：DeepSeek
**特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**：包括：<br>晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子 <br>**判断结果：直接公开** | [2] “...includes, for example, a pair of NMOS transistors 50, 52... The first NMOS transistor 50 is connected in such a manner that... its gate is connected to the bit line BL. The second NMOS transistor 52 is connected... its gate is connected to the bit line BLB.” (说明书段落 [2]) | 对比文件图3及相应描述公开了由NMOS晶体管50和52构成的差分对。晶体管50的栅极连接到位线BL，晶体管52的栅极连接到互补位线BLB。它们的源极共同连接到节点A（通过晶体管58接地），漏极分别是节点B和C。这构成了一个差分对，其被配置为响应于位线BL和BLB之间的电压差来引导流经晶体管58的电流（由SAE信号激活）。节点B和C即为差分对晶体管的输出端子。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号 <br>**判断结果：未公开** | 无 | 对比文件全文未提及任何用于延迟“读出使能信号”（Sense Active Enable signal， SAE）以产生其延迟版本的电路。对比文件的电路操作依赖于SAE、PSA、NSA等控制信号的直接控制，没有公开任何延迟电路。因此，该特征既未被直接公开，也未被隐含公开。 |
| **特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管 <br>**判断结果：直接公开** | [2] “...a pair of PMOS transistors 54, 56... The first PMOS transistor 54 is connected in such a manner that its source is connected to the node D (system voltage VCC), its drain is connected to the node B... The second PMOS transistor 56 is connected... its source is connected to the node D, its drain is connected to the node C...” (说明书段落 [2]) | 对比文件图3公开了PMOS晶体管54和56。晶体管54的漏极连接到节点B（晶体管50的漏极，即输出端子），晶体管56的漏极连接到节点C（晶体管52的漏极，即输出端子），它们的源极均连接到电源VCC。这构成了一对与差分对（50， 52）的输出节点相对应的上拉晶体管。因此，该特征被直接公开。 |
| **特征D**：，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间， <br>**判断结果：直接公开** | [2] “...its source is connected to the node D (system voltage VCC), its drain is connected to the node B... its source is connected to the node D, its drain is connected to the node C...” (说明书段落 [2]) | 如上所述，对比文件明确公开了PMOS晶体管54连接在电源节点D（VCC）与差分对晶体管50的输出端子（节点B）之间，PMOS晶体管56连接在电源节点D与差分对晶体管52的输出端子（节点C）之间。因此，该特征被直接公开。 |
| **特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断 <br>**判断结果：未公开** | 无 | 目标专利中，第一上拉晶体管（P3‘， P4’）的关断由“延迟的读出使能信号”控制，这是其解决毛刺和定时问题的核心。对比文件中，PMOS晶体管54和56的栅极分别连接到节点B和节点B（见图3描述），是交叉耦合连接，其导通或关断状态由节点B、C的电压决定，而非由任何外部控制信号（如延迟的读出使能信号）控制其关断。因此，该特征未被公开。 |
| **特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管， <br>**判断结果：未公开** | 无 | 对比文件图3所示的电路结构中，每个输出节点（B， C）上仅有一个PMOS上拉晶体管（54或56）。没有公开第二个、总是接通且尺寸较小的上拉晶体管。因此，该特征未被公开。 |
| **特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间， <br>**判断结果：未公开** | 无 | 由于对比文件未公开“第二上拉晶体管”（特征F），因此其连接关系自然也未被公开。 |
| **特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。 <br>**判断结果：未公开** | 无 | 对比文件既未公开“总是接通”的第二上拉晶体管，也未对晶体管54、56的尺寸进行任何描述或暗示其尺寸关系。目标专利中区分强弱上拉晶体管尺寸的特征未被公开。 |
| **特征I**：进一步包括：<br>电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。 <br>**判断结果：直接公开** | [2] “The third NMOS transistor 58 is controlled by an SAE signal (Sense Active Enable) which can switch on the third NMOS transistor 58 when a read operation is initiated. When the third NMOS transistor 58 is switched on, it causes the node A to take on the ground voltage...” (说明书段落 [2]) | 对比文件中的NMOS晶体管58由SAE信号控制。SAE信号在读取操作启动时有效（确立），导通晶体管58，为差分对晶体管50、52的源极（节点A）提供到地的电流路径，从而生成流经差分对的电流。因此，晶体管58相当于一个响应于读出使能信号（SAE）确立而生成电流的电流源晶体管。该特征被直接公开。 |
| **特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。 <br>**判断结果：直接公开** | [2] “The first NMOS transistor 50 is connected... its source is connected to the node A... The second NMOS transistor 52 is connected... its source is connected to the node A... The third NMOS transistor 58 is connected... between the node A and the ground GND.” (说明书段落 [2]) | 对比文件明确公开了差分对晶体管50和52的源极（第二端子）均连接到节点A，而节点A通过电流源晶体管58连接到地（GND）。因此，该特征被直接公开。 |
| **特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。 <br>**判断结果：直接公开** | [2] “...a pair of PMOS transistors 54, 56...” (说明书段落 [2]) | 对比文件公开的上拉晶体管54和56即为PMOS晶体管。因此，该特征被直接公开。 |
| **特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。 <br>**判断结果：未公开** | 无 | 对比文件未公开第二上拉晶体管，因此其晶体管类型（PMOS）和栅极连接（接地）的特征也未被公开。 |
| **特征M**：其中所述延迟电路包括串联反相器链。 <br>**判断结果：未公开** | 无 | 对比文件未公开延迟电路，因此其具体构成（串联反相器链）也未被公开。 |
| **特征N**：其中所述串联反相器链包括偶数数目的反相器。 <br>**判断结果：未公开** | 无 | 对比文件未公开延迟电路，因此其反相器链的数目特征也未被公开。 |
| **特征O**：进一步包括：<br>与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。 <br>**判断结果：直接公开** | [2] “The first PMOS transistor 54 is connected... its gate is also connected to the node B. The second PMOS transistor 56 is connected... its gate is connected to the node B.” (说明书段落 [2]) | 对比文件中的PMOS晶体管54和56不仅是上拉晶体管，也构成了交叉耦合结构：晶体管54的栅极连接到节点B（其自身漏极和晶体管50的漏极），晶体管56的栅极连接到节点B（晶体管54的漏极）。这形成了一个交叉耦合对，每个晶体管耦合在电源节点D（VCC）和对应的差分对晶体管输出端子（B或C）之间。因此，该特征被直接公开。 |
| **特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。 <br>**判断结果：直接公开** | [2] “The first PMOS transistor 54... its gate is also connected to the node B. The second PMOS transistor 56... its gate is connected to the node B.” (说明书段落 [2]) 结合图3。 | 如图3所示，交叉耦合晶体管54的栅极连接到节点B，而节点B是差分对晶体管50的输出端子，且对应于交叉耦合晶体管中“剩余一个”晶体管56所在的支路（晶体管56的漏极在节点C）。类似地，晶体管56的栅极也连接到节点B，即“剩余一个”晶体管54所在支路的输出端子。这种连接方式构成了交叉耦合。因此，该特征被直接公开。 |
| **特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。 <br>**判断结果：未公开** | 无 | 对比文件未公开延迟电路，因此其延迟量被配置为“确立时段的分数”这一具体定时关系也未被公开。 |
| **特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。 <br>**判断结果：直接公开** | [2] “The first NMOS transistor 50... its gate is connected to the bit line BL. The second NMOS transistor 52... its gate is connected to the bit line BLB.” (说明书段落 [2]) | 对比文件明确公开了差分对中的一个晶体管（50）的栅极连接到位线（BL），另一个晶体管（52）的栅极连接到互补位线（BLB）。因此，该特征被直接公开。 |
| **特征S**：其中所述位线和所述互补位线两者是SRAM位线。 <br>**判断结果：隐含公开** | [2] “...coupled to the BL and BLB bit lines connected to a memory cell 210 of memory device 200 such as an SDRAM device...” (说明书段落 [2]) | 目标专利的说明书明确指出其应用于SRAM单元（见背景技术及图1描述）。对比文件背景技术提到DRAM，在具体实施例中提及存储器设备例如是SDRAM设备。虽然存储器类型（DRAM/SDRAM vs SRAM）不同，但“位线对”的结构和功能在半导体存储器领域是公知的通用结构。对比文件公开了连接至存储器单元（如SDRAM）的互补位线对（BL， BLB）。本领域技术人员能够理解，读出放大器电路可以适配于不同类型的存储器，其核心在于处理差分位线信号。考虑到隐含公开判断标准宽松，可以认为对比文件隐含公开了“位线和互补位线”这一对差分信号线的特征，其本质与SRAM位线对相同，都是用于传输存储单元数据的互补信号线。因此，该特征被隐含公开。 |
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