对比文件名称：2001-03-30_发明专利_JP2001084775A Semiconductor device and semiconductor memory
目标专利名称：169具有脉冲控制的读出放大器CN107533855B
模型名称：DeepSeek
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子 《隐含公开》 | [0050] その選択されたメモリセル１００ａから読み出された読出しデータ（ＲＢ、／ＲＢ）は、カラムスイッチ１１２を介して、信号線ＲＢ、／ＲＢに伝達される。<br>[0051] センスアンプ１１３は、バッファ１１１から出力されるセンスアンプイネーブル信号ＳＥに応答して、信号線ＲＢ、／ＲＢの読出しデータ（ＲＢ、／ＲＢ）をラッチする。<br>[0071] このビット線対ｂｔ、／ｂｔの差電流は、上記信号線ＲＢ、／ＲＢを介して読出しデータＲＢ，／ＲＢとして、センスアンプ１１３で検出、増幅される。 | 对比文件公开了一种用于存储器的读出放大器（センスアンプ113）。根据本领域技术人员的常识以及对比文件的上下文（例如，图3(a)所示的典型锁存型读出放大器电路，以及[0051]段描述其对差分信号RB、/RB的响应），该读出放大器必然包含一个晶体管的差分对，用于响应于位线对（通过信号线RB、/RB体现）之间的电压差（由差电流体现）来引导电流，从而放大信号。每个差分对晶体管必然包括用于输出信号的端子。因此，本领域技术人员能够毫无疑义地确定对比文件的读出放大器隐含包含了“晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子”这一技术特征。 |
| 技术特征B：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号 《隐含公开》 | [0050] バッファ１１１は、ディレイ回路１１０からの出力信号ＯＵＴを波形成形するとともに、出力信号ＯＵＴに複数のセンスアンプ１１３を駆動するためのドライブ能力を付与することにより、センスアンプイネーブル信号（ラッチタイミングを示す信号）ＳＥを生成する。<br>[0053] ディレイ回路１１０は、リード制御部１０９から出力されたＩＮ信号を入力する。 ディレイ回路１１０にて生成される遅延時間（ＩＮ信号を入力してからＯＵＴ信号が出力されるまでの時間）は、上記選択されたメモリセル１００ａからの読出しデータＲＢ、／ＲＢが、信号線ＲＢ、／ＲＢに読み出されるまでの、データ読出し時間に合わされる。 これにより、信号線ＲＢ、／ＲＢに読み出された読出しデータＲＢ、／ＲＢを、最適なタイミングでラッチするためのセンスアンプイネーブル信号ＳＥが生成されるようになっている。 | 对比文件明确公开了延迟电路（ディレイ回路110），其输入信号IN（来自读控制部109），输出信号OUT，该输出信号经缓冲器111处理后生成读出使能信号（センスアンプイネーブル信号SE）。[0053]段说明延迟电路的功能是使生成的SE信号与数据读取时间匹配，即延迟输入信号IN以在最佳时机产生SE信号。因此，延迟电路实质上被配置为延迟一个用于生成SE信号的触发信号（IN），从而间接提供了在时间上被延迟的SE信号。本领域技术人员可以理解，通过调整延迟电路的延迟量，可以实现对SE信号生成时刻的延迟控制，这相当于“延迟读出使能信号以提供延迟的读出使能信号”。 |
| 技术特征C：与晶体管的所述差分对相对应的成对的第一上拉晶体管 《未公开》 | 无对应内容。 | 对比文件全文未公开任何与读出放大器中晶体管的差分对相对应的、被称为“第一上拉晶体管”的成对上拉晶体管。对比文件的图3(a)示出了一个典型的锁存型读出放大器电路，其可能包含负载或上拉元件，但这些元件并未被描述为与差分对“相对应”的“成对的第一上拉晶体管”。目标专利中的“第一上拉晶体管”是具有特定控制逻辑（由延迟信号控制关断）的部件，对比文件中不存在该部件或其等同物。 |
| 技术特征D：，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间， 《未公开》 | 无对应内容。 | 由于对比文件未公开“成对的第一上拉晶体管”（特征C），因此自然也未公开这些晶体管的具体连接关系，即“耦合在对应的差分对晶体管的输出端子与电源节点之间”。 |
| 技术特征E：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断 《未公开》 | 无对应内容。 | 对比文件未公开任何上拉晶体管被配置为响应于一个延迟的读出使能信号而关断。对比文件中延迟电路（110）的作用是控制读出使能信号（SE）的生成时机，而不是生成一个额外的延迟信号去控制上拉晶体管的关断。这是目标专利解决毛刺问题的核心手段，在对比文件中完全没有记载或暗示。 |
| 技术特征F：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管， 《未公开》 | 无对应内容。 | 对比文件全文未公开任何被称为“第二上拉晶体管”的成对上拉晶体管。目标专利中“第二上拉晶体管”是“总是接通”的弱上拉器件，对比文件的读出放大器电路中并无此类被明确区分和命名的部件。 |
| 技术特征G：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间， 《未公开》 | 无对应内容。 | 由于对比文件未公开“成对的第二上拉晶体管”（特征F），因此自然也未公开这些晶体管的具体连接关系。 |
| 技术特征H：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。 《未公开》 | 无对应内容。 | 对比文件既未公开“总是接通”的第二上拉晶体管，也未公开任何关于第一上拉晶体管与第二上拉晶体管之间大小比较关系的描述。 |
| 技术特征I：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。 《隐含公开》 | [0051] センスアンプ１１３は、バッファ１１１から出力されるセンスアンプイネーブル信号ＳＥに応答して、信号線ＲＢ、／ＲＢの読出しデータ（ＲＢ、／ＲＢ）をラッチする。<br>[0055] センスアンプ１１３は、センスアンプ１１３に入力されたセンスアンプイネーブル信号ＳＥがハイ状態のときに、読出しデータＲＢ、／ＲＢをラッチして、その読出しデータＲＢ、／ＲＢの微小振幅を増幅して、増幅信号ＳＡＮ，ＳＡＰを生成し、出力する。 | 对比文件明确公开了读出放大器（113）响应于读出使能信号（SE）的激活（ハイ状態）而工作。根据本领域技术人员的公知常识，图3(a)所示的典型锁存型读出放大器（センスアンプ）电路结构中，通常包含一个由使能信号控制的电流源晶体管（尾电流源），用于在SE信号有效时提供工作电流，使差分对能够根据输入电压差引导电流。因此，本领域技术人员能够从对比文件公开的“SE信号控制读出放大器工作”这一信息中，合理推断出该读出放大器必然包含一个“被配置为响应于读出使能信号的确立来生成电流”的电流源晶体管。 |
| 技术特征J：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。 《未公开》 | 无对应内容。 | 对比文件未对读出放大器（113）的内部电路连接进行详细描述。虽然本领域技术人员可以推断存在电流源，但对比文件说明书及附图（图3(a)仅为示意框图）并未明确记载或毫无疑义地示出该电流源晶体管“耦合在每个差分对晶体管的第二端子（通常为源极）与接地之间”这一具体连接方式。因此，该具体连接特征未被公开。 |
| 技术特征K：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。 《未公开》 | 无对应内容。 | 由于对比文件未公开“成对的第一上拉晶体管”（特征C），因此自然也未公开这些晶体管是PMOS晶体管。 |
| 技术特征L：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。 《未公开》 | 无对应内容。 | 由于对比文件未公开“成对的第二上拉晶体管”（特征F），因此自然也未公开这些晶体管是PMOS晶体管及其栅极接地。 |
| 技术特征M：其中所述延迟电路包括串联反相器链。 《直接公开》 | [0037] ディレイ回路１１０は、メモリセル１００ａのｎチャネルのトランスファーゲート２０５、２０６と同じ形状のｎチャネルトランジスタ３７ａを用いて構成されるインバータ３９が複数個提供されるとともに、これら複数個のインバータ３９がダミービット線２５により接続されている。<br>[0060] 複数のインバータ３９を構成する、ｎチャネルトランジスタ３７ａおよびｐチャネルトランジスタ３８のそれぞれのゲートには、メモリ読出し信号（上記リード制御部１０９からの出力信号）ＩＮが入力される。<br>[0061] メモリ読出し信号ＩＮは、前述した通り、... メモリ読出し信号ＩＮは、複数のインバータ３９のそれぞれにより、段々に遅延されて、センスアンプイネーブル信号ＳＥを生成するためのＯＵＴ信号として、出力される。 | 对比文件明确公开了延迟电路（110）的核心结构是多个反相器（インバータ39）级联。信号IN被输入到这些反相器，并依次通过它们被“段々に遅延”（逐级延迟），最终输出OUT信号。这清楚地描述了由多个反相器串联构成的延迟链，即“串联反相器链”。该特征在对比文件中的作用是产生精确可控的延迟，与目标专利中延迟电路的作用（产生延迟信号）相同。 |
| 技术特征N：其中所述串联反相器链包括偶数数目的反相器。 《未公开》 | 无对应内容。 | 对比文件公开了延迟电路包含多个串联的反相器（特征M），但并未限定反相器的数目是偶数。对比文件的图10示出了4个反相器（39A-39D），虽然此例是偶数，但说明书并未将此作为必要特征进行限定或强调。本领域技术人员不能从对比文件中毫无疑义地得出“该串联反相器链包括偶数数目的反相器”这一具体限定。目标专利中偶数数目是为了保证延迟信号与原始信号同相（针对PMOS上拉管），这是一个特定的设计选择，对比文件未公开。 |
| 技术特征O：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。 《隐含公开》 | [0055] センスアンプ１１３は、センスアンプ１１３に入力されたセンスアンプイネーブル信号ＳＥがハイ状態のときに、読出しデータＲＢ、／ＲＢをラッチして、その読出しデータＲＢ、／ＲＢの微小振幅を増幅して、増幅信号ＳＡＮ，ＳＡＰを生成し、出力する。<br>（参考图3(a)） | 对比文件[0055]描述了读出放大器（113）对微小振幅的差分输入信号进行锁存和放大。根据本领域技术人员的公知常识，实现锁存和放大功能的典型读出放大器电路（如图3(a)所示的锁存型读出放大器）必然包含一对交叉耦合的晶体管（通常是PMOS或NMOS对），它们交叉连接在电源节点和差分输出节点之间，以形成正反馈，实现信号的锁存和放大。因此，本领域技术人员能够从对比文件公开的“锁存并放大差分信号”这一功能中，合理推断出该读出放大器必然包括“与晶体管的差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在电源节点与对应的差分对晶体管的输出端子之间”。 |
| 技术特征P：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。 《隐含公开》 | （同上，基于公知常识和典型电路结构） | 如特征O所述，对比文件隐含公开了读出放大器包含交叉耦合晶体管对。而“每个交叉耦合晶体管的栅极耦合到差分对晶体管的与交叉耦合晶体管中的剩余一个晶体管相对应的输出端子”正是交叉耦合连接方式的定义性描述。本领域技术人员在知晓读出放大器采用交叉耦合结构以实现锁存放大功能时，必然知晓其采用的是这种标准的交叉耦合连接方式。因此，该具体连接特征也被隐含公开。 |
| 技术特征Q：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。 《未公开》 | 无对应内容。 | 对比文件描述了延迟电路（110）将输入信号IN延迟一定时间后用于生成SE信号，该延迟时间被设置为与存储单元的数据读取时间相匹配（[0053]）。但对比文件完全没有描述或暗示该延迟时间是“读出使能信号在其期间被确立的确立时段的分数”。目标专利中的这一特征限定了延迟量与使能信号脉冲宽度之间的特定比例关系，是对延迟电路的进一步具体限定，在对比文件中没有依据。 |
| 技术特征R：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。 《隐含公开》 | [0050] その選択されたメモリセル１００ａから読み出された読出しデータ（ＲＢ、／ＲＢ）は、カラムスイッチ１１２を介して、信号線ＲＢ、／ＲＢに伝達される。<br>[0051] センスアンプ１１３は、バッファ１１１から出力されるセンスアンプイネーブル信号ＳＥに応答して、信号線ＲＢ、／ＲＢの読出しデータ（ＲＢ、／ＲＢ）をラッチする。 | 对比文件明确公开了读出放大器（113）的输入是差分信号线RB和/RB，它们承载来自位线对（bt, /bt）的读取数据（[0050], [0071]）。根据本领域技术人员的常识，一个差分输入级的两个输入端必然分别连接到这一对差分信号线上。因此，可以合理推断出，读出放大器中差分对晶体管的一个栅极耦合到信号线RB（对应位线），另一个栅极耦合到信号线/RB（对应互补位线）。这实质上公开了“差分对晶体管中的第一晶体管的栅极耦合到位线（通过RB），并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线（通过/RB）”。 |
| 技术特征S：其中所述位线和所述互补位线两者是SRAM位线。 《直接公开》 | [0045] 図２は、同期式のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の全体構成を示している。<br>[0034] ... メモリセル１００ａは、２つのｐチャネルＭＯＳトランジスタ２０１、２０２と、４つのｎチャネルＭＯＳトランジスタ２０３、２０４、２０５、２０６とを備えている。 （典型的SRAM单元结构）<br>[0071] ... ビット線対ｂｔ、／ｂｔの差電流は、...センスアンプ１１３で検出、増幅される。 | 对比文件全文描述了一种半导体存储装置，其明确为SRAM（静态随机存取存储器）电路（[0045]）。其中详细描述了SRAM存储单元（100a）的结构（[0034]）以及位线对（bt, /bt）的操作（[0071]）。因此，对比文件直接且明确地公开了其所涉及的位线（bt）和互补位线（/bt）是SRAM位线。该特征在对比文件中的作用是构成SRAM存储阵列的一部分，与目标专利中位线的作用相同。 |
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