对比文件名称：2006-10-26_发明申请_WO2006113609A2 MASKLESS MULTIPLE SHEET POLYSILICON RESISTOR
目标专利名称：缩放布局设计中将虚栅极接地CN105981157B
模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：半导体器件有源区中的虚栅极<br>《未公开》 | 对比文件未提及“虚栅极（dummy gate）”或具有相同功能及目的的结构。对比文件涉及的是作为电阻的多晶硅结构以及作为晶体管栅极的有源多晶硅结构。例如，[p0046]提到“polysilicon gates within the NMOS and PMOS regions”，这些都是有源器件的栅极。 | 目标专利中的“虚栅极”特指在静电放电(ESD)或高速器件中用于控制器件，但需要被电接地以防止浮动偏置电压激活器件的栅极（见说明书[0046]）。对比文件公开的是作为有源晶体管组成部分的栅极（用于控制沟道）以及作为电阻元件的多晶硅条，并未提及任何需要被接地的、非功能性的“虚栅极”。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出存在“虚栅极”。 |
| 技术特征B：毗邻于所述虚栅极的第一有源触点<br>《未公开》 | 对比文件描述了形成到有源区（源/漏）的接触。例如，[p0047]提到“contacts 636 are formed to polysilicon gates... Additionally, resistor contacts 638 are formed on or near ends of the polysilicon resistors.” 以及图6G和6I显示了源/漏区域（624, 632）。 | 目标专利的“第一有源触点”特指与虚栅极相邻并用于通过后续结构将虚栅极接地的触点（如MD1触点，见说明书[0050]）。对比文件公开了到晶体管源/漏区的接触以及到多晶硅电阻的接触，但这些触点并未被描述为与一个需要接地的“虚栅极”相邻，也未在结构中承担将栅极接地的功能。因此，对比文件未公开此特征。 |
| 技术特征C：所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口<br>《未公开》 | 对比文件描述了形成绝缘层和接触孔。例如，[p0053]：“An insulative, protective layer 634 is formed over the device 602... Contact holes are formed in the insulative layer 634”。图6K也显示了绝缘层634和接触孔。 | 目标专利的“电介质层”覆盖在虚栅极和有源触点上，并在特定位置形成开口以用于制作“第一堆叠式触点”（见图10-12及相关描述）。对比文件公开了覆盖整个器件的绝缘层（如PMD或ILD）以及在其中形成接触孔的一般工艺。然而，对比文件并未公开该绝缘层是专门覆盖在“虚栅极”和“第一有源触点”之上，且其开口的形成是为了实现将两者耦合的特定堆叠式触点结构。作用与目的不同。 |
| 技术特征D：沉积于所述开口的侧壁上的第一隔离层<br>《未公开》 | 对比文件描述了在栅极侧壁形成隔离间隔物（spacer）。例如，[p0038]：“sidewall spacers are then formed on the gate structures...”， [p0046]：“offset spacers 611 are formed on the lateral edges of the gate structures”。 | 目标专利的“第一隔离层”是沉积在电介质层开口的侧壁上，用于将随后填入的“第一堆叠式触点”与“虚栅极”电隔离（见说明书[0060]、[0063]）。对比文件公开的间隔物（spacer）是形成在栅极结构的侧壁上，用于定义源/漏注入区域或作为栅极结构的一部分，其位置、形成方式和功能（对齐注入、防止栅极与源/漏短路）与目标专利中沉积在介电层开口侧壁、用于隔离不同金属互连层触点的“隔离层”完全不同。 |
| 技术特征E：形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点<br>《未公开》 | 对比文件描述了形成导电接触。例如，[p0053]：“Contact holes are formed in the insulative layer 634, which are then filled with conductive material to form contacts... resistor contacts 638 are formed on or near ends of the polysilicon resistors.” | 目标专利的“第一堆叠式触点”是一个具有特定结构的触点（例如金属至扩散(MD)触点），它形成于具有侧壁隔离层的开口中，并电耦合至第一有源触点（见说明书[0050], [0064]）。对比文件公开的是常规的接触孔填充形成的触点，用于连接栅极或电阻。没有证据表明这些触点是“堆叠式”的（即具有特定的侧壁隔离层结构），也没有公开该触点被专门电耦合至一个与虚栅极相邻的“第一有源触点”以实现接地目的。 |
| 技术特征F：沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离<br>《未公开》 | 对比文件中未描述在任何触点的表面上沉积“盖层”（capping layer）。 | 目标专利的“盖层”（如图16-17中的内衬1600）沉积在第一堆叠式触点的上表面，用于后续工艺中定义通孔接触区域（见说明书[0066]-[0067]）。这是目标专利为实现特定接地连接而采用的工艺步骤和结构。对比文件完全没有提及或暗示在任何触点表面沉积此类盖层结构。因此，该特征未被公开。 |
| 技术特征G：以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。<br>《未公开》 | 对比文件描述了形成通孔（vias）进行互连。例如，[p0045]：“vias and/or trenches formed therein and filled with a conductive material”。 | 目标专利的“第一通孔”是一个关键元件，它穿过电介质层，一端落在虚栅极（或其上的栅极触点）上，另一端通过蚀刻掉盖层的一部分而直接落在第一堆叠式触点的表面，从而将两者电连接，最终实现虚栅极通过第一有源触点接地（见说明书[0070]-[0071]，图20-21）。对比文件仅一般性地提及了后端制程中形成通孔进行互连，但完全没有公开这种特定结构的通孔：同时落在虚栅极和堆叠式触点上，并通过穿透盖层来实现连接，且以实现栅极接地为目的。结构、连接关系和功能均未被公开。 |
| 技术特征H：其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。<br>《未公开》 | 对比文件描述了形成到多晶硅栅极的接触。例如，[p0053]：“contacts 636 are formed to polysilicon gates”。但未描述该触点具有侧壁隔离层，也未描述其与有源触点或堆叠式触点的自对齐关系。 | 目标专利的“栅极触点”（如MP触点，图9中的810）是位于虚栅极和第一通孔之间的中间导电结构，具有侧壁隔离层（内衬600），并且其形成工艺使其与相邻的第一有源触点自对齐，其侧壁隔离层也与第一堆叠式触点的侧壁隔离层自对齐（见说明书[0059], [0063]）。对比文件公开的栅极接触是常规的接触孔填充结构，没有提及侧壁隔离层，也没有提及与相邻有源触点或任何堆叠式触点的自对齐特性。因此，该特征未被公开。 |
| 技术特征I：其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点<br>《未公开》 | 对比文件描述了存在多个有源区或源/漏区。例如，图6A显示了多个有源区611。但未明确描述有“第二有源触点”与“虚栅极”相邻。 | 目标专利中“毗邻于所述虚栅极的第二有源触点”是器件中另一个与虚栅极相邻的触点（见说明书[0076]及图22A-22B上下文）。对比文件虽然显示了多个有源区，但其技术方案聚焦于电阻和晶体管制造，并未描述或暗示在一个需要接地的“虚栅极”旁边存在另一个特定的“第二有源触点”作为器件布局的一部分。因此，该特征未被公开。 |
| 技术特征J：以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。<br>《未公开》 | 对比文件中未描述“相邻的堆叠式触点”这一结构，也未描述触点与通孔之间的“自对齐”关系以实现电隔离。 | 目标专利的“相邻的堆叠式触点”（如图22A中的1320）是与第一堆叠式触点相邻的类似结构，它电耦合至第二有源触点，并且其位置与第一通孔自对齐，从而通过其侧壁隔离层实现与第一通孔的电隔离（见说明书[0074]）。这是目标专利中实现密集布局和隔离的关键设计。对比文件完全没有涉及此类具有自对齐关系的堆叠式触点阵列结构。因此，该特征未被公开。 |
| 技术特征K：其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。<br>《未公开》 | 对比文件中未描述通孔与栅极触点之间的“自对齐”关系，也未描述隔离层与有源触点“交叠”以隔离堆叠式触点与通孔。 | 该特征描述了目标专利中更精细的布局和隔离细节：通孔与栅极触点的自对齐，以及隔离层延伸交叠覆盖部分有源触点区域，从而在堆叠式触点和通孔之间提供额外的电隔离（见说明书[0076]）。对比文件完全没有公开或暗示这种复杂的几何对齐和隔离安排。因此，该特征未被公开。 |
| 技术特征L：其特征在于，进一步包括：有源栅极<br>《直接公开》 | [p0046]：“the polysilicon layer 614 and the gate dielectric layer 612 are patterned to form gate structures within the NMOS and PMOS region”。 | 目标专利的“有源栅极”指功能晶体管的栅极（如导电栅极106）。对比文件明确公开了在NMOS和PMOS区域形成多晶硅栅极结构（gate structures），这些栅极用于构成有源晶体管，因此直接公开了“有源栅极”这一技术特征。 |
| 技术特征M：毗邻于所述有源栅极的第二有源触点<br>《直接公开》 | [p0048]：“The ion implantation process 622 forms source/drain regions 624 within the PMOS region”。[p0049]：“The ion implantation process 630 forms source/drain regions 632 within the NMOS region”。结合[p0053]形成接触的描述，这些源/漏区域上会形成触点。 | 目标专利中“毗邻于有源栅极的第二有源触点”指连接到晶体管源/漏区的触点。对比文件公开了在栅极结构两侧形成源/漏区（624，632），并通过接触孔形成电连接（contacts）。因此，毗邻有源栅极的源/漏区及其触点被直接公开，相当于公开了“毗邻于所述有源栅极的第二有源触点”。 |
| 技术特征N：第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层<br>《未公开》 | 对比文件描述了形成到源/漏区的接触（如contacts 636, 638），但未描述这些触点是“堆叠式触点”，也未描述其侧壁有专门的隔离层将其与有源栅极隔离。栅极的隔离由栅极自身的侧壁间隔物（spacer）实现。 | 目标专利的“第二堆叠式触点”是一个具有侧壁隔离层的特定结构触点，用于连接到有源栅极旁的源/漏区，并通过侧壁隔离层与有源栅极电隔离（见说明书[0074]）。对比文件公开的源/漏接触是常规的接触孔填充结构，没有侧壁隔离层，其与栅极的电隔离主要通过栅极侧壁间隔物和介电层实现，而非触点自身的侧壁隔离层。因此，该特征未被公开。 |
| 技术特征O：以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。<br>《未公开》 | 对比文件提及了通孔（vias）用于互连，但未描述任何通孔“电耦合至有源栅极且和所述第二堆叠式触点自对齐”。图6K中的接触636直接连接到栅极，并非通过一个与相邻触点自对齐的通孔。 | 目标专利的“第二通孔”电耦合至有源栅极，并且其位置与相邻的第二堆叠式触点自对齐（见说明书[0074]及图22A）。对比文件没有公开这种通孔与相邻触点之间的自对齐关系。栅极是通过直接接触（contact）连接的。因此，该特征未被公开。 |
| 技术特征P：其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。<br>《未公开》 | 对比文件全文未提及将该半导体器件集成到任何具体的最终产品中。 | 该特征是关于半导体器件的应用领域。目标专利说明书[0080]列举了该器件可集成于多种电子设备。对比文件仅涉及半导体器件本身的制造，未提及任何具体的最终应用产品或集成方案。因此，该特征未被对比文件公开。 |
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