对比文件名称：2007-05-01_发明授权_US07211849B2 Protective layers for MRAM devices
目标专利名称：用于存储器器件的金属化工艺CN107924994B
本次调用模型名称：DeepSeek最新版本模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件。<br>**判断结果**：隐含公开 | [0032]段：“A metal conducting line 18, preferably copper or aluminum, has been formed on or in a substrate (not shown). ... The conducting line 18 extends to the right and to the left of the page.” <br>（中文翻译：金属导线18，优选为铜或铝，已在衬底（未示出）上或中形成。…导线18向右和向左延伸至页面之外。）<br>[0037]段：“A metal layer, preferably comprising aluminum, is deposited, patterned and etched. The metal 24 fills the region formerly occupied by the cap 20. ... A second insulating layer (not shown) can be deposited over conducting lines 24, and processing can continue.” <br>（中文翻译：沉积、图案化和蚀刻金属层，优选包含铝。金属24填充了原先被盖层20占据的区域。…可在导线24上沉积第二绝缘层（未示出），并可以继续进行处理。） | 对比文件公开了在衬底上形成底部导线18（如[0032]段），以及通过沉积、图案化和蚀刻形成顶部导体24/30（如[0037]段、[0039]段、[0041]段）。这些金属层（导线18，导体24/30）是半导体器件中的互连结构，属于金属化层。在半导体制造中，金属化层用于连接各种器件组件，包括逻辑器件。虽然对比文件没有明确说明这些金属化层“耦合至逻辑器件”，但作为本领域公知常识，集成电路中的互连金属层必然用于连接包括逻辑器件在内的各种电路元件。因此，本领域技术人员能够合理推断出，对比文件描述的制造方法中包括了形成耦合至器件（可能包含逻辑器件）的金属化层的步骤。因此，该技术特征被**隐含公开**。 |
| **技术特征B**：以及<br>形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块，<br>**判断结果**：直接公开 | [0032]段：“A metal conducting line 18, preferably copper or aluminum, has been formed on or in a substrate (not shown).” <br>[0033]段：“FIG. 3 shows one TMR memory cell stud 10 with the capping layer 20...” <br>[0039]段：“A layer of metal, preferably copper, has been deposited to fill the opening over the memory cell 10 left by the cap 20 removal and to fill the trench 28 connecting a row of memory cells 10.” <br>（中文翻译：[0039]段：已沉积金属层，优选为铜，以填充由盖层20去除后在存储器单元10上留下的开口，并填充连接一行存储器单元10的沟槽28。）<br>[0048]段：“...providing a magnetic field that is better for flipping the bit 10.” <br>（中文翻译：…提供了更有利于翻转位10的磁场。） | 对比文件明确描述了一种形成MRAM器件（即TMR memory cell 10）的方法。该方法包括形成与MRAM器件电接触的金属导体。例如，底部导线18与MRAM器件的底部接触（[0032]段），顶部导体24/30通过去除盖层20后形成的开口与MRAM器件的顶部接触（[0039]段），这些导体用于连接一行MRAM单元（[0039]段）并产生用于操作的磁场（[0048]段）。这些金属导体（如导线18，导体24/30）构成了耦合至MRAM器件（即MRAM模块）的金属化结构。因此，对比文件直接公开了“形成耦合至器件的MRAM模块的金属化层”这一技术特征。虽然对比文件未使用“专用”一词，但其描述的金属化层确实是用于MRAM器件互连的。因此，该技术特征被**直接公开**。 |
| **技术特征C**：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。<br>**判断结果**：未公开 | 对比文件未发现相关内容。 | 目标专利的核心在于“专用金属化层”独立于用于逻辑器件的金属化层，且两者“不共享”。对比文件全文仅描述了用于MRAM器件阵列本身的互连结构（底部导线18和顶部导体24/30），这些互连用于连接MRAM单元行/列以构成存储器阵列。对比文件没有提及任何用于“逻辑器件”的独立金属化层，更没有描述用于MRAM的金属化层与用于逻辑的金属化层之间的“不同”或“不共享”关系。对比文件所解决的“过刻蚀导致短路”问题（[0011]段）以及采用的“保护盖层/间隔层”方案，均局限于MRAM器件自身的制造工艺内，完全不涉及在包含逻辑器件的集成电路中，为MRAM模块设置独立、专用的金属化层以简化集成、避免共享、减少寄生效应的构思。因此，对比文件既未直接公开也未隐含公开该技术特征。 |
| **技术特征D**：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。<br>**判断结果**：未公开 | [0010]段：“Copper conductors for MRAM arrays are currently preferred... Copper conducting lines are usually made using a damascene process.” <br>（中文翻译：MRAM阵列的铜导体目前是优选的…铜导线通常使用镶嵌工艺制造。）<br>[0039]段：“A layer of metal, preferably copper, has been deposited to fill the opening over the memory cell 10 left by the cap 20 removal and to fill the trench 28 connecting a row of memory cells 10.” | 对比文件公开了使用镶嵌工艺（damascene process）形成铜导体（[0010]段），这属于后端制程（BEOL）的典型金属化工艺。然而，目标专利的特征D强调了两层含义：1) 第一金属化层（用于逻辑器件）使用BEOL金属化工艺形成；2) **专用**金属化层（用于MRAM）使用**专用于**形成MRAM组件的金属化工艺形成。对比文件虽然描述了用于MRAM的金属化工艺（镶嵌工艺），但并未将其描述为一种“专用”于MRAM的、与用于逻辑器件的BEOL工艺相区别的定制工艺。相反，对比文件中使用的镶嵌工艺是当时制造铜互连的通用BEOL工艺。更重要的是，对比文件完全没有提及用于逻辑器件的第一金属化层及其形成工艺。因此，对比文件仅部分公开了通用BEOL金属化工艺，但完全没有公开“专用于MRAM组件的金属化工艺”这一限定，也未能与“用于逻辑器件的第一金属化层及其BEOL工艺”形成对比关系。故该技术特征未被公开。 |
| **技术特征E**：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。<br>**判断结果**：未公开 | 对比文件未发现相关内容。 | 对比文件描述了在MRAM器件上形成顶部导体的具体工艺步骤，但全文从未提及任何关于后端制程（BEOL）金属化工艺所指定的金属化层总数（n）的概念，更没有涉及通过插入额外金属化层（n+1）来容纳MRAM模块的构思。目标专利此特征是其“插入专用金属化层”核心思想的具体量化体现，对比文件中完全不存在此类描述或暗示。 |
| **技术特征F**：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。<br>**判断结果**：隐含公开 | [0010]段：“Copper conducting lines are usually made using a damascene process.” <br>[0039]段：“A layer of metal, preferably copper, has been deposited to fill the opening over the memory cell 10 left by the cap 20 removal and to fill the trench 28 connecting a row of memory cells 10.” <br>[0048]段：“...thus providing a magnetic field that is better for flipping the bit 10.” <br>[0008]段：“...the magnetic storage cells are sandwiched between the bit lines and the word lines at their intersections.” | 对比文件明确公开了使用镶嵌工艺（damascene/dual damascene）形成金属导体（如[0010], [0039]段）。这些导体连接一行MRAM单元（[0039]段）并用于产生翻转存储位的磁场（[0048]段）。在MRAM阵列中，连接一行或一列存储单元并用于读写操作的导体即构成“位线”或“字线”（[0008]段）。因此，本领域技术人员能够毫无疑义地认识到，对比文件中通过镶嵌工艺形成的、连接一行MRAM单元并产生磁场的顶部导体30（或24）就是MRAM模块的位线（或字线）。虽然对比文件未明确使用“阵列触点”这一术语，但其描述的与MRAM单元顶部直接接触的金属部分（填充在去除盖层后留下的开口中）起到了电连接的作用，可被视为触点结构的一部分。因此，“执行镶嵌工艺以形成MRAM模块的位线”这一技术方案被对比文件**隐含公开**。 |
| **技术特征G**：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。<br>**判断结果**：未公开 | 对比文件未发现相关内容。 | 该技术特征包含多个相互关联的限定：1) 在专用金属化层后形成第三金属化层；2) 第一与第三金属化层具有特定的节距关系（第一更小）；3) **专用金属化层被配置成利用第一金属化层的较小节距**来形成MRAM组件；4) 组件包括基于电阻的存储元件。对比文件图5-7B、11-13示出了在MRAM器件（相当于基于电阻的存储元件）上形成顶部导体后，可以继续沉积另一绝缘层（如[0037]段提到的第二绝缘层），但这只是常规的层叠结构，并非目标专利中具有特定节距设计意图的“第三金属化层”。最重要的是，对比文件完全没有提及任何金属化层的“节距”（pitch）概念，更没有揭示“利用第一金属化层的较小节距来形成MRAM组件”这一关键设计思想。该思想是目标专利实现高密度MRAM集成同时避免与逻辑共享金属层的核心。因此，该技术特征未被公开。 |
| **技术特征H**：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。<br>**判断结果**：未公开 | 对比文件未发现相关内容。 | 对比文件未涉及任何关于金属化层“节距”的描述，更未提及该节距是遵循BEOL金属化工艺的“特定节距”。此特征与特征G紧密相关，均未被公开。 |
| **技术特征I**：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。<br>**判断结果**：未公开 | 对比文件未发现相关内容。 | 对比文件未涉及任何关于不同金属化层“密度”比较的描述。此特征与特征G、H属于同一技术构思，均未被公开。 |
| **技术特征J**：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。<br>**判断结果**：未公开 | 对比文件未发现相关内容。 | 对比文件全文是对MRAM制造工艺步骤的描述，属于方法本身，并未提及该制造过程是由“处理器执行指令来发起”的。该特征涉及制造过程的自动化控制层面，对比文件未予公开。 |
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