**对比文件名称：** EP3375095A2_Description_20260304_1956
**目标专利名称：** 具有改进的电源噪声抑制的可变增益放大器 CN108352836B
**模型名称：** DeepSeek-R1
经过深度分析，我发现目标专利与对比文件EP3375095A2属于同族专利，其说明书内容高度一致。因此，对比文件直接公开了目标专利权利要求的所有技术特征。以下是根据目标专利权利要求划分的特征比对表格。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET，《直接公开》** | [0022]段： “...the VGA 100 includes a first load resistor RLl, a first input transistor **Mi l**, and a first current-source transistor M13 coupled in series between a first voltage rail (e.g., Vdd) and a second voltage rail (e.g., ground).” （译：VGA 100包括串联耦合在第一电压轨（例如Vdd）与第二电压轨（例如地）之间的第一负载电阻器RL1、第一输入晶体管**M11**、以及第一电流源晶体管M13。） | 对比文件明确公开了第一输入晶体管M11（即第一FET），其必然包含栅极、源极和漏极。这与目标专利中第一FET的技术特征完全相同，且在图1中示出，作用均为构成差分放大器的输入级。 |
| **技术特征B：其中所述第一栅极被配置成接收第一差分信号的正分量，《直接公开》** | [0023]段： “The gates of the first and second input NMOS Mi l and M12 are configured to receive **positive** and negative components **Vin_p** and Vin n of an input differential signal, respectively.” （译：第一和第二输入NMOS M11和M12的栅极被配置成分别接收输入差分信号的正分量**Vin_p**和负分量Vin_n。） | 对比文件直接公开了第一FET（M11）的栅极接收输入差分信号的正分量（Vin_p）。其作用与目标专利相同，用于输入信号的正向放大路径。 |
| **技术特征C：并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间，《直接公开》** | [0022]段（同上）及图1。 | 对比文件公开了第一输入晶体管M11与负载电阻RL1、电流源M13串联耦合在第一电压轨（Vdd）和第二电压轨（地）之间，这意味着其源极和漏极必然耦合在这两个电压轨之间。其作用与目标专利相同，构成放大器的直流偏置路径。 |
| **技术特征D：包括第二栅极、第二源极、以及第二漏极的第二FET，《直接公开》** | [0022]段（同上）提及“second input transistor M12”。 | 对比文件明确公开了第二输入晶体管M12（即第二FET），其必然包含栅极、源极和漏极。这与目标专利中第二FET的技术特征完全相同，且在图1中示出，作用均为构成差分放大器的另一输入级。 |
| **技术特征E：其中所述第二栅极被配置成接收所述第一差分信号的负分量，《直接公开》** | [0023]段（同上）。 | 对比文件直接公开了第二FET（M12）的栅极接收输入差分信号的负分量（Vin_n）。其作用与目标专利相同，用于输入信号的负向放大路径。 |
| **技术特征F：，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间，《直接公开》** | [0022]段（同上）及图1。 | 对比文件公开了第二输入晶体管M12与负载电阻RL2、电流源M14串联耦合在第一电压轨（Vdd）和第二电压轨（地）之间，这意味着其源极和漏极必然耦合在这两个电压轨之间。其作用与目标专利相同，构成放大器的直流偏置路径。 |
| **技术特征G：直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器，《直接公开》** | [0032]段： “...the VGA 320 includes variable capacitors **CI and C2 coupled between a power supply rail Vdd and the sources of input NMOS Mi l and M12, respectively**.” （译：VGA 320包括分别耦合在电源轨**Vdd**与输入NMOS M11和M12的源极之间的可变电容器C1和C2。）及图5：电容器C1, C2耦合在**Vreg**与M11, M12源极之间。 | 对比文件公开了电容器C1直接耦合在电源轨（Vdd或Vreg，即第一或第三电压轨）与第一FET（M11）的源极之间。目标专利说明书[0033]段指出“第一电压轨或第三电压轨”，对比文件的公开与此完全对应。其作用均为将电源噪声耦合到源极以实现噪声抑制。 |
| **技术特征H：以及直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器，《直接公开》** | [0032]段（同上）及图5。 | 对比文件公开了电容器C2直接耦合在电源轨（Vdd或Vreg，即第一或第三电压轨）与第二FET（M12）的源极之间。其作用与目标专利相同。 |
| **技术特征I：，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。《直接公开》** | [0043]段： “The supply voltage at the voltage rail Vdd may be generated by a voltage regulator 502 **based on another supply voltage Vcc**. The supply voltage at the voltage rail Vreg may be generated by a different regulator 504 **also based on the voltage rail Vcc**.” （译：电压轨Vdd处的电源电压可以由电压调节器502基于另一电源电压Vcc生成。电压轨Vreg处的电源电压可以由不同的调节器504也基于电压轨Vcc生成。） | 对比文件图5及相应描述明确公开了第一电压轨（Vdd）和第三电压轨（Vreg）的电源电压均是基于第四电压轨（Vcc）生成的。其作用是为放大器提供不同噪声特性的供电。 |
| **技术特征J：其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。《直接公开》** | [0036]段： “The positive and negative components Vint_p and Vint_n generated by the previous stage circuit 310 **are also based on Vdd**, the same rail voltage Vdd for VGA 320.” （译：由前级电路310生成的正和负分量Vint_p和Vint_n也基于Vdd，即VGA 320的相同轨电压Vdd。） | 对比文件明确公开了施加到第一、第二FET栅极的差分信号（Vint_p, Vint_n）是基于第一电压轨（Vdd）处的电源电压生成的。其作用与目标专利相同，使得电源噪声能同时出现在栅极和源极，从而实现噪声抵消。 |
| **技术特征K：其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。《直接公开》** | [0033]段： “...the apparatus 300 further includes a **previous stage circuit 310** for generating an input differential signal Vint_p and Vint_n for the VGA 320.” （译：装置300进一步包括用于为VGA 320生成输入差分信号Vint_p和Vint_n的前级电路310。） | 对比文件直接公开了包括前级电路（310, 710），其配置成基于输入信号（Vin_p, Vin_n）生成第一差分信号（Vint_p, Vint_n）。其作用是为VGA提供输入信号。 |
| **技术特征L：其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。《直接公开》** | [0044]段： “The voltage regulator 504 may be configured to generate a better regulated and cleaner supply voltage Vreg with noise Vn2 (e.g., root mean square (RMS) noise) **being less than noise Vnl (e.g., RMS noise) present on power supply voltage Vdd**.” （译：电压调节器504可被配置成生成一个更好调节且更干净的电源电压Vreg，其噪声Vn2小于存在于电源电压Vdd上的噪声Vn1。） | 对比文件直接、明确地公开了第一电压轨（Vdd）处的电源噪声（Vn1）大于第三电压轨（Vreg）处的电源噪声（Vn2）。这是实现改进噪声抑制的关键前提之一。 |
| **技术特征M：其特征在于，进一步包括：耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。《直接公开》** | [0045]段及图6： “VGA 600 includes a selectable voltage divider 610 coupled between the power supply rail Vdd and ground. Based on a select signal (SEL), the voltage divider 610 applies a selected bias voltage Vr to the capacitors CI and C2. The bias voltage Vr may be selected to vary or set the capacitance of CI and C2.” （译：VGA 600包括耦合在电源轨Vdd与地之间的可选分压器610。基于选择信号SEL，分压器610将所选偏置电压Vr施加到电容器C1和C2。偏置电压Vr可被选择来改变或设置C1和C2的电容。） | 对比文件公开了分压器（610，910）耦合在电压轨（Vdd或Vreg，即第三电压轨）与地（第二电压轨）之间，用于生成偏置电压（Vr）以设置电容器（C1, C2）的电容。其作用是通过偏置电压控制电容值，从而调节频率响应。 |
| **技术特征N：其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。《直接公开》** | [0032]段： “...the VGA 320 includes **variable** capacitors CI and C2...” （译：VGA 320包括可变电容器C1和C2...） | 对比文件在多处（如[0032]、[0040]段）将电容器C1和C2描述为“variable capacitors”（可变电容器）。其作用与目标专利相同，用于调节放大器的增益-频率响应。 |
| **技术特征O：其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。《直接公开》** | [0041]-[0042]段及图4： 描述了可变电容器C1可以实现在Vdd与M11源极之间的第一组“n”个可选电容路径（C11-C1n与开关N11-N1n），以及在Vdd与M12源极之间的第二组“n”个可选电容路径（C21-C2n与开关N21-N2n）。 | 对比文件详细公开了通过多组带开关的电容路径来实现可变电容的具体结构，该结构选择性地耦合在电源轨（第三电压轨）与FET源极之间。其作用与目标专利相同，用于以数字方式精细调节电容值。 |
| **技术特征P：其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。《直接公开》** | [0022]段： “Additionally, the VGA 100 includes ... a **variable resistor RS coupled in parallel between the sources of NMOS Mi l and M12**.” （译：此外，VGA 100包括...耦合在NMOS M11和M12的源极之间的可变电阻器RS。） | 对比文件从图1开始就公开了电阻器RS耦合在两个输入FET的源极之间。其作用与目标专利相同，用于设置放大器的低频增益。 |
| **技术特征Q：其特征在于，进一步包括：耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器，《直接公开》** | [0022]段及图1： “...a **first load resistor RLl**... coupled in series between a first voltage rail (e.g., Vdd) and ... the first input transistor Mi l...” （译：第一负载电阻器RL1...串联耦合在第一电压轨（例如Vdd）与...第一输入晶体管M11之间。） | 对比文件公开了第一负载电阻器RL1耦合在第一电压轨（Vdd）与第一FET（M11）的漏极之间。其作用是作为有源负载，将电流信号转换为电压信号。 |
| **技术特征R：耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器，《直接公开》** | [0022]段及图1： “...a **second load resistor RL2**... coupled in series between Vdd and ... the second input transistor M12...” （译：第二负载电阻器RL2...串联耦合在Vdd与...第二输入晶体管M12之间。） | 对比文件公开了第二负载电阻器RL2耦合在第一电压轨（Vdd）与第二FET（M12）的漏极之间。其作用与第一负载电阻器对称。 |
| **技术特征S：其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的，《直接公开》** | [0023]段： “The VGA 100 is configured to generate an output differential signal including positive and negative components **Vout_p and Vout n at the drains of the input NMOS M12 and Mi l, respectively**.” （译：VGA 100被配置成分别在输入NMOS M12和M11的漏极处生成包括正分量Vout_p和负分量Vout_n的输出差分信号。）结合图1，Vout_n在RL1与M11漏极的节点处生成。 | 对比文件公开了输出差分信号的负分量（Vout_n）在第一负载电阻器（RL1）与第一FET（M11）的漏极之间的节点处生成。其作用与目标专利相同，作为放大器的差分输出之一。 |
| **技术特征T：以及其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。《直接公开》** | [0023]段（同上）结合图1，Vout_p在RL2与M12漏极的节点处生成。 | 对比文件公开了输出差分信号的正分量（Vout_p）在第二负载电阻器（RL2）与第二FET（M12）的漏极之间的节点处生成。其作用与目标专利相同，作为放大器的差分输出之一。 |
| **技术特征U：其特征在于，进一步包括：包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间，《直接公开》** | [0022]段及图1： “...a first current-source transistor **M13**... The gates of the current-source NMOS **M13** and Ml 4 are configured to receive a **bias voltage NBIAS for setting the current I through the devices**.” （译：第一电流源晶体管M13...电流源NMOS M13和M14的栅极被配置成接收用于设置通过各器件的电流I的偏置电压NBIAS。）图1显示M13与M11串联在Vdd和地之间。 | 对比文件公开了第三FET（M13），其栅极接收偏置电压（NBIAS）以设置电流，其源极和漏极与第一FET（M11）串联耦合在第一电压轨（Vdd）和第二电压轨（地）之间。其作用是作为恒流源，为放大器提供稳定的尾电流。 |
| **技术特征V：以及包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。《直接公开》** | [0022]段及图1（同上）：提及第二电流源晶体管M14，其栅极同样接收NBIAS，并与M12串联在Vdd和地之间。 | 对比文件公开了第四FET（M14），其栅极接收相同的偏置电压（NBIAS）以设置电流，其源极和漏极与第二FET（M12）串联耦合在第一电压轨（Vdd）和第二电压轨（地）之间。其作用是与第三FET对称，为另一支路提供恒流源。 |
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