对比文件的名称：US2014029143A1_Description_20260218_1806
目标专利的名称：具有改进的电源噪声抑制的可变增益放大器CN108352836B
本次调用的模型名称：DeepSeek最新版本模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET。《直接公开》 | 对比文件说明书第[0020]段："...differential amplifier includes an NMOS differential pair of transistors 132 and 134..." 以及图1。 | 对比文件图1明确示出了NMOS晶体管132和134，构成一个差分对。晶体管132即对应第一FET，其必然包含栅极、源极和漏极。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：其中所述第一栅极被配置成接收第一差分信号的正分量。《隐含公开》 | 对比文件说明书第[0020]段："Transistors 132 and 134 of the NMOS differential pair are driven by respective differential inputs (Vin)..." 以及图1显示晶体管132的栅极连接到输入Vin。 | 对比文件公开了NMOS差分对晶体管132和134被各自的差分输入（Vin）驱动。在差分放大器中，差分输入信号包含正、负两个分量，分别施加到差分对的两个晶体管的栅极。虽然对比文件未明确指定哪个分量是“正”，但本领域技术人员能够理解，作为差分对中的一个，晶体管132的栅极必然被配置为接收差分信号的一个分量（例如正分量）。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C**：并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间。《隐含公开》 | 对比文件说明书第[0020]段："...transistors 132 and 134 of the NMOS differential pair are driven...generate respective tail currents through bias transistors 136 and 138. ... The resistors 166 and 168 also act as current sources to the NMOS differential pair..." 图1显示晶体管132的漏极通过电阻166连接到Vdd（第一电压轨），源极通过电流源晶体管136（其源极）连接到地（第二电压轨）。 | 对比文件图1公开了NMOS晶体管132的漏极通过负载电阻166连接到电源Vdd（第一电压轨），其源极通过电流源晶体管136连接到地（第二电压轨）。虽然晶体管132的源极和漏极之间串联有电流源和负载电阻，但从电气连接的角度看，其源极和漏极最终耦合在第一电压轨（Vdd）和第二电压轨（地）之间。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D**：包括第二栅极、第二源极、以及第二漏极的第二FET。《直接公开》 | 对比文件说明书第[0020]段："...differential amplifier includes an NMOS differential pair of transistors 132 and 134..." 以及图1。 | 对比文件图1明确示出了NMOS晶体管134作为差分对中的另一个晶体管。晶体管134即对应第二FET，其必然包含栅极、源极和漏极。因此，该技术特征被对比文件直接公开。 |
| **技术特征E**：其中所述第二栅极被配置成接收所述第一差分信号的负分量。《隐含公开》 | 对比文件说明书第[0020]段："Transistors 132 and 134 of the NMOS differential pair are driven by respective differential inputs (Vin)..." 以及图1显示晶体管134的栅极连接到输入Vin。 | 与特征B同理，对比文件公开了NMOS差分对晶体管132和134被各自的差分输入（Vin）驱动。晶体管134作为差分对的另一个晶体管，其栅极必然被配置为接收差分信号的另一个分量（例如负分量）。因此，该技术特征被对比文件隐含公开。 |
| **技术特征F**：，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间。《隐含公开》 | 对比文件说明书第[0020]段：同特征C引用部分。图1显示晶体管134的漏极通过电阻168连接到Vdd（第一电压轨），源极通过电流源晶体管138（其源极）连接到地（第二电压轨）。 | 与特征C同理，对比文件图1公开了NMOS晶体管134的漏极通过负载电阻168连接到电源Vdd（第一电压轨），其源极通过电流源晶体管138连接到地（第二电压轨）。因此，其源极和漏极最终耦合在第一电压轨（Vdd）和第二电压轨（地）之间。该技术特征被对比文件隐含公开。 |
| **技术特征G**：直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器。《未公开》 | 对比文件说明书第[0027]段："...zero frequency adjustment circuit includes four programmable capacitors 182, 184, 186, and 188 coupled between a ground voltage and respective sources of the NMOS and PMOS differential pairs 132, 134, 146, and 148." 图1显示电容器182一端连接至晶体管132的源极，另一端连接至地。 | 对比文件公开了电容器182一端连接到晶体管132（第一FET）的源极，但另一端连接至“地电压”（ground voltage），该“地”在电路中通常作为参考地（第二电压轨）。目标专利中，第一电容器直接耦合在“第三电压轨”与第一源极之间，其“第三电压轨”是一个独立的电压轨，可以是Vdd、Vreg等，其作用是将该电压轨的噪声耦合到源极以实现噪声抑制。对比文件中电容器182连接到“地”，其作用被描述为调整零点频率（“adjust the zero frequency”），而非用于将独立电压轨的噪声耦合到源极以实现噪声抑制。两者连接位置和作用均不相同。因此，对比文件未公开该技术特征。 |
| **技术特征H**：以及直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器。《未公开》 | 对比文件说明书第[0027]段："...zero frequency adjustment circuit includes four programmable capacitors 182, 184, 186, and 188 coupled between a ground voltage and respective sources of the NMOS and PMOS differential pairs 132, 134, 146, and 148." 图1显示电容器184一端连接至晶体管134的源极，另一端连接至地。 | 同理，对比文件公开了电容器184一端连接到晶体管134（第二FET）的源极，但另一端连接至“地”，而非一个独立的“第三电压轨”。其作用也是调整零点频率，而非目标专利中的噪声抑制。因此，对比文件未公开该技术特征。 |
| **技术特征I**：，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。《未公开》 | 对比文件未提及相关内容。 | 对比文件仅提到了电源电压Vdd和地，没有描述存在基于另一个第四电压轨生成的第一电源电压和第二电源电压（第三电压轨）。因此，该技术特征未被对比文件公开。 |
| **技术特征J**：其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。《未公开》 | 对比文件未提及相关内容。 | 对比文件描述了差分输入信号Vin，但未提及该差分信号的生成是基于哪个特定的电源电压（例如第一电压轨Vdd）。目标专利该特征限定了差分信号分量是基于第一电源电压生成的，这是其噪声抑制方案的前提之一。对比文件未公开此特征。 |
| **技术特征K**：其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。《隐含公开》 | 对比文件说明书第[0033]段，图4："...differential signal is received and processed by a primary electrostatic discharge (ESD) circuit 404. ... Termination resistors 406 are included after the primary ESD circuit 404. ... An equalizer circuit 412, which is implemented with a differential amplifier circuit (differential pairs 414 and 416), receives and processes the signals from the secondary active ESD 408." | 对比文件图4公开了完整的模拟前端电路，包括初级ESD电路404、终端电阻406、次级有源ESD电路408，然后信号被送入均衡器412（其中包含差分放大器）。本领域技术人员可以理解，从外部接收信号到输入至差分放大器（132,134）之间的一系列电路（如ESD、终端电阻等）构成了一个“前级电路”，该电路处理外部输入信号并将其传递给差分放大器作为其差分输入信号（Vin）。因此，该技术特征被对比文件隐含公开。 |
| **技术特征L**：其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。《未公开》 | 对比文件未提及相关内容。 | 对比文件完全没有讨论不同电源轨的噪声水平比较。目标专利该特征是其实施例中实现噪声抑制的一个具体条件（例如图3与图5的对比）。因此，该技术特征未被对比文件公开。 |
| **技术特征M**：其特征在于，进一步包括：耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。《未公开》 | 对比文件未提及相关内容。 | 对比文件未公开任何耦合在电压轨（如第三电压轨与第二电压轨）之间的分压器，也未公开利用分压器生成的偏置电压来控制电容器的电容值。目标专利该特征涉及通过偏置电压调整电容，是对电容器控制方式的进一步限定。因此，该技术特征未被对比文件公开。 |
| **技术特征N**：其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。《直接公开》 | 对比文件说明书第[0027]段："...zero frequency adjustment circuit includes four programmable capacitors 182, 184, 186, and 188 ... Capacitance of the capacitors may be adjusted via respective capacitance control signals, for example, to adjust the zero frequency of the differential amplifier." | 对比文件明确公开了电容器182和184是“可编程的”（programmable），并且其电容可以通过相应的控制信号进行调整。这意味着电容器182和184是可变电容器。因此，该技术特征被对比文件直接公开。 |
| **技术特征O**：其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。《未公开》 | 对比文件说明书第[0027]段提及电容器是可编程的，但未描述其具体实现结构。 | 对比文件仅提及电容器是可编程的（即可变），但完全没有公开任何关于“一组电容路径”以及通过开关“选择性地耦合”的具体电路结构。目标专利该特征限定了可变电容器的具体实现方式（如图4所示）。因此，该技术特征未被对比文件公开。 |
| **技术特征P**：其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。《直接公开》 | 对比文件说明书第[0027]段："...degeneration resistors 170 and 172 connected between source terminals to the differential pair of transistors." 图1明确显示电阻170连接在晶体管132和134的源极之间。 | 对比文件明确公开了退化电阻（degeneration resistor）170直接连接在NMOS差分对晶体管132和134的源极之间。这完全对应于目标专利中耦合在两个FET源极之间的电阻器。因此，该技术特征被对比文件直接公开。 |
| **技术特征Q**：其特征在于，进一步包括：耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器。《直接公开》 | 对比文件说明书第[0020]段："...The resistors 166 and 168 also act as current sources to the NMOS differential pair..." 图1显示电阻166连接在Vdd（第一电压轨）和晶体管132（第一FET）的漏极之间。 | 对比文件图1明确示出了电阻166，其一端连接至电源Vdd（第一电压轨），另一端连接至晶体管132的漏极。因此，该技术特征被对比文件直接公开。 |
| **技术特征R**：耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器。《直接公开》 | 对比文件说明书第[0020]段同上。图1显示电阻168连接在Vdd（第一电压轨）和晶体管134（第二FET）的漏极之间。 | 对比文件图1明确示出了电阻168，其一端连接至电源Vdd（第一电压轨），另一端连接至晶体管134的漏极。因此，该技术特征被对比文件直接公开。 |
| **技术特征S**：其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的。《隐含公开》 | 对比文件说明书第[0020]段："The difference between the tail currents represents the voltage difference of the received differential inputs. A voltage difference (Vout) is generated from the difference in tail currents as the currents pass through resistors 166 and 168." 图1显示输出Vout取自电阻166、168与晶体管132、134漏极的连接点。 | 对比文件公开了差分输出电压Vout是从电阻166、168与晶体管132、134漏极之间的节点生成的。在差分放大器中，两个输出节点分别输出差分信号的正分量和负分量。虽然对比文件未明确指定哪个节点输出的是“负分量”，但本领域技术人员能够毫无疑义地理解，两个输出节点中的一个必然输出差分信号的负分量。电阻166与晶体管132漏极之间的节点（第一节点）是输出节点之一，因此可以合理推断第二差分信号的负分量在此节点生成。因此，该技术特征被对比文件隐含公开。 |
| **技术特征T**：以及其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。《隐含公开》 | 对比文件说明书第[0020]段同上。图1显示输出Vout取自电阻166、168与晶体管132、134漏极的连接点。 | 同理，电阻168与晶体管134漏极之间的节点（第二节点）是另一个输出节点。本领域技术人员能够合理推断第二差分信号的正分量在此节点生成。因此，该技术特征被对比文件隐含公开。 |
| **技术特征U**：其特征在于，进一步包括：包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间。《直接公开》 | 对比文件说明书第[0020]段："Tail currents generated by transistors 132 and 134 of the NMOS differential pair are biased by a first pair of adjustable current sources, respectively implemented by NMOS transistors 136 and 138." 图1显示NMOS晶体管136的栅极接收N-Bias信号，其源极和漏极与晶体管132串联在Vdd和地之间。 | 对比文件明确公开了NMOS晶体管136作为一个可调电流源，其栅极接收偏置电压N-Bias以设置流经它的电流（即第一电流）。图1显示晶体管136的漏极连接到晶体管132的源极，晶体管136的源极连接到地（第二电压轨），而晶体管132的漏极通过电阻166连接到Vdd（第一电压轨）。因此，晶体管136（第三FET）与晶体管132（第一FET）串联耦合在第一电压轨（Vdd）与第二电压轨（地）之间。该技术特征被对比文件直接公开。 |
| **技术特征V**：以及包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。《直接公开》 | 对比文件说明书第[0020]段同上。图1显示NMOS晶体管138的栅极也接收N-Bias信号，其源极和漏极与晶体管134串联在Vdd和地之间。 | 同理，对比文件明确公开了NMOS晶体管138作为另一个可调电流源，其栅极也接收相同的偏置电压N-Bias以设置流经它的电流（即第二电流）。图1显示晶体管138的漏极连接到晶体管134的源极，晶体管138的源极连接到地（第二电压轨），而晶体管134的漏极通过电阻168连接到Vdd（第一电压轨）。因此，晶体管138（第四FET）与晶体管134（第二FET）串联耦合在第一电压轨（Vdd）与第二电压轨（地）之间。该技术特征被对比文件直接公开。 |
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