对比文件名称：2013-03-28_JP2013511111A_发明专利_JP2013511111A System and method for operating a memory device
目标专利名称：跨不同功率域的字线和位线跟踪 CN107438883B
模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号 | [2] 第1段：“ループ回路114は、第1の信号101に応答し、センス増幅器イネーブル(SAEN)信号105をセンス増幅器104に提供するように構成される。”<br>翻译：环路电路114被配置为响应于第一信号101而向感测放大器104提供感测放大器使能(SAEN)信号105。<br>[2] 第5段：“入力信号231に応答して、第1の信号201は、時間t2に生成される。”<br>翻译：响应于输入信号231，第一信号201在时间t2生成。 | **未公开**。对比文件的“ループ回路”（环路电路）214/114确实是一个延迟电路，其响应于第一信号201/101（该信号由输入信号231/存储器时钟延迟产生）而产生“センス増幅器イネーブル信号”（感测放大器使能信号）205/105。然而，该感测放大器使能信号的作用是在**读取操作**中，在字线激活、位线差分电压发展到足够大后，启用感测放大器以读出数据（参见[2]第4段、图3描述）。而目标专利的“第一输出信号”是用于模拟**写操作**中的“行解码时段”完成，即模拟字线发展路径的延迟（参见目标专利说明书[0033]、[0040]）。两者模拟的延迟路径（读感使能 vs 写字线发展）和作用（控制感测放大器 vs 与另一路径共同触发后续建模）均不相同。因此，本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出技术特征A的技术方案。 |
| 技术特征B：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分， | [2] 第6段：“システム200の他の部品は、論理電圧領域260に存在してもよい。”<br>翻译：系统200的其他部件可以存在于逻辑电压域260中。<br>[2] 第6段：“ループ回路214は、論理回路部分246も含む。”<br>翻译：环路电路214也包括逻辑电路部分246。<br>[2] 第6段：“論理回路部分246は、ダミービット線243の放電に応答し、センス増幅器イネーブル信号205を生成する。”<br>翻译：逻辑电路部分246响应于哑位线243的放电而产生感测放大器使能信号205。 | **隐含公开**。对比文件明确其系统具有“論理電圧領域”（逻辑电压域）260，且“ループ回路”（环路电路）214包含位于该域的“論理回路部分”（逻辑电路部分）246。该逻辑电路部分246用于处理信号并产生输出（感测放大器使能信号205），这必然涉及对输入信号（如来自哑位线放电事件或第一信号201）的延迟处理以提供经延迟的信号。虽然目标专利中逻辑功率域部分的作用是延迟存储器时钟以模拟行解码，而对比文件中逻辑电路部分的作用是延迟以产生感测放大器使能信号，但两者均是在逻辑功率域中对信号进行延迟处理的部分。本领域技术人员根据对比文件公开的逻辑电压域和其中的延迟电路部分，有可能合理推断出在逻辑功率域中配置延迟电路以提供经延迟信号的技术手段。因此，该技术特征被对比文件隐含公开。<<<b>>> |
| 技术特征C：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器 | [2] 第6段：“レベルシフター(図示されず)が、ワード線イネーブル回路212とワード線ドライバー238との間に結合されて、ワード線イネーブル信号213の電圧を論理電圧領域260からメモリ電圧領域264に調整してもよい。”<br>翻译：电平移位器（未示出）可以耦合在字线使能电路212和字线驱动器238之间，以将字线使能信号213的电压从逻辑电压域260调整到存储器电压域264。 | **未公开**。对比文件确实公开了电平移位器的存在，但其位于**字线使能电路212和字线驱动器238之间**，用于调整“ワード線イネーブル信号”（字线使能信号）213的电压。该电平移位器并非“第一延迟电路”（即对比文件的环路电路114/214）的组成部分。目标专利的“第一电平移位器”是**第一延迟电路内部**的一个环节，专门用于对逻辑功率域产生的经延迟信号进行电平移位，以产生最终的第一输出信号（参见图2中的哑字线电平移位器209）。对比文件没有公开在用于产生感测放大器使能信号的环路电路路径中包含电平移位器。因此，本领域技术人员无法从对比文件中得出或推断出技术特征C。 |
| 技术特征D：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号 | [2] 第5段：“ワード線イネーブル回路212は、第2の信号203に応答してワード線イネーブル(WLEN)信号213を生成する。”<br>翻译：字线使能电路212响应于第二信号203而产生字线使能(WLEN)信号213。<br>[2] 第5段：“第2の信号203は、時間t2よりも後に生成される。”<br>翻译：第二信号203在时间t2之后生成。 | **未公开**。对比文件的“ワード線イネーブル回路”（字线使能电路）212响应于延迟后的第二信号203而产生“ワード線イネーブル信号”（字线使能信号）213，这构成一个延迟路径。然而，该信号213用于在**读取操作**中启动字线的激活（参见[2]第4段）。而目标专利的“第二输出信号”是用于模拟**写操作**中的“列解码时段”（即位线发展路径延迟）的完成（参见目标专利说明书[0033]、[0040]）。两者模拟的延迟路径（读字线激活 vs 写位线发展）和作用（驱动字线 vs 与另一路径共同触发后续建模）均不相同。因此，本领域技术人员无法从对比文件中得出或推断出技术特征D的技术方案。 |
| 技术特征E：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器， | 无相关内容。 | **未公开**。对比文件全文没有提及“哑写时钟”这一概念。虽然对比文件提到了电平移位器（见技术特征C的引用），但其作用是将字线使能信号从逻辑域移位到存储器域，而非将存储器时钟信号移位成“哑写时钟”。目标专利的“哑写时钟”是其位线发展路径跟踪中的一个特定中间信号（对应于图1A中的写时钟电平移位器150的输出）。对比文件未公开此技术特征。 |
| 技术特征F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分 | 无相关内容。 | **未公开**。如技术特征E所述，对比文件未公开“哑写时钟”。因此，更不可能公开将哑写时钟延迟的“存储器功率域部分”。目标专利的该部分用于模拟位线发展路径在存储器功率域中的延迟（例如图2中的反相器255、哑位总线270等）。对比文件未公开此技术特征。 |
| 技术特征G：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。 | [2] 第1段：“ループ回路114は、第1の信号101に応答し...センス増幅器イネーブル信号105をセンス増幅器104に提供するように構成される。”<br>[2] 第5段：“ワード線イネーブル回路212は、第2の信号203に応答してワード線イネーブル(WLEN)信号213を生成する。” | **未公开**。对比文件中的环路电路114和字线使能电路112/212是两个独立的延迟路径，分别产生感测放大器使能信号105和字线使能信号113/213。这两个信号的作用分别是启用感测放大器（在电压差足够后）和激活字线。**不存在一个逻辑电路来接收这两个信号，并仅在两者都完成（断言）时才断言一个共同的逻辑输出信号**。目标专利的“逻辑电路”（如NOR门212）的核心作用是**确保模拟的行解码延迟和列解码延迟都完成后，才触发后续的字线充电延迟建模**（参见说明书[0039]）。对比文件的两条路径在功能上是顺序和条件依赖关系（字线激活后产生电压差，电压差足够后触发感测使能），但并非通过一个逻辑门同时处理两个输出以产生新信号。因此，该技术特征未被公开。 |
| 技术特征H：其特征在于，进一步包括：存储器功率域字线 | [2] 第1段：“システム100は、ワード線106...に結合される代表的ビットセル102を含む。”<br>翻译：系统100包括耦合到字线106...的代表性位单元102。<br>[2] 第6段：“メモリ電圧領域264は...供給電圧266(Vdd_H)を有してもよい。”<br>翻译：存储器电压域264可以具有电源电压266(Vdd_H)。 | **直接公开**。对比文件明确公开了“ワード線”（字线）106/206，并且该系统具有独立的“メモリ電圧領域”（存储器电压域）264，该域由电源电压Vdd_H供电。因此，字线位于存储器功率域是直接公开的。<<<H>>> |
| 技术特征I：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。 | [2] 第5段：“入力信号231に応答して...第2の信号203は、時間t2よりも後に生成される。...ワード線イネーブル回路212は、第2の信号203に応答してワード線イネーブル(WLEN)信号213を生成する。...ワード線ドライバー238は、ワード線イネーブル信号213に応答してバイアスをワード線206に印加する。”<br>翻译：响应于输入信号231...第二信号203在时间t2之后生成。...字线使能电路212响应于第二信号203产生字线使能(WLEN)信号213。...字线驱动器238响应于字线使能信号213向字线206施加偏置。 | **未公开**。对比文件确实存在一条从输入信号231到字线206激活的路径（包括时序电路232的延迟、字线使能电路212、电平移位器、字线驱动器238），该路径存在延迟。然而，该路径及其延迟的作用是用于**读取操作**中控制字线激活的时序，以确保与感测放大器使能信号配合。目标专利的“字线发展路径”及其“行解码时段”特指**写操作**中，从时钟边沿到字线被驱动为高以启动写操作的延迟（参见说明书[0032]-[0033]）。两者操作类型（读 vs 写）和功能目的不同。此外，对比文件并未将其路径延迟定义为“行解码时段”，也**没有公开其第一延迟电路（环路电路）被配置成模拟这个特定的延迟**。因此，本领域技术人员无法从对比文件中得出技术特征I。 |
| 技术特征J：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。 | 无相关内容。 | **未公开**。对比文件全文未提及“行解码总线”或“哑行解码总线”。目标专利中引入这些总线是为了精确模拟地址解码信号在长距离金属互连线上的传播延迟（参见说明书[0035]）。对比文件未公开此技术特征。 |
| 技术特征K：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。 | 无相关内容。 | **未公开**。对比文件未公开哑行解码总线，因此更不可能公开其折叠结构。目标专利中折叠是为了提高布局密度（参见说明书[0035]）。该特征未被公开。 |
| 技术特征L：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线 | [2] 第6段：“メモリデバイス220はまた、多重ダミーセル240を介してダミービット線243に結合されるダミーワード線242を含んでもよい。”<br>翻译：存储器设备220也可以包括通过多个哑单元240耦合到哑位线243的哑字线242。 | **未公开**。对比文件确实公开了“ダミーワード線”（哑字线）242。然而，该哑字线242的作用是**与哑单元240和哑位线243一起，用于模拟真实位线的负载和放电特性，以便环路电路214获取时序信息来生成感测放大器使能信号**（参见[2]第6段）。它**不是由逻辑门（如NOR门）输出的逻辑输出信号驱动的**。目标专利的哑字线295是**由逻辑电路（NOR门212）的输出经反相器驱动**，专门用于模拟真实字线的充电延迟（参见说明书[0040]）。两者的驱动方式和在电路中的功能角色不同。因此，本领域技术人员无法从对比文件中毫无疑义地得出技术特征L。 |
| 技术特征M：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。 | [2] 第6段：“ダミービット線243は、プリチャージされてもよく、プリチャージされたダミービット線243の放電時間は...ビット線208および210の1つの放電時間を近似してもよい。”<br>翻译：哑位线243可以被预充电，预充电的哑位线243的放电时间可以近似于位线208和210之一的放电时间。 | **未公开**。对比文件公开了“ダミービット線”（哑位线）243及其放电。然而，其放电是由“プログラマブル回路部分”（可编程电路部分）244中的“多重放電デバイス”（多个放电设备）248控制的，目的是模拟位线放电速度以调整感测放大器使能信号的时序（参见[2]第6段）。它**不是响应于“哑字线的断言”而放电的**。目标专利的哑位线285是**响应于哑字线295的断言（通过反相器280和可选支路）而被放电**，以模拟写操作中位线放电延迟（参见说明书[0041]）。两者的触发机制和模拟目的不同。因此，该技术特征未被公开。 |
| 技术特征N：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。 | 无相关内容。 | **未公开**。对比文件没有公开任何在哑位线放电之后用于模拟“写操作时段”的“第三延迟电路”，也没有公开用于指示写操作完成的“就绪输出信号”。目标专利的该特征用于最终模拟位单元内部的翻转争用时间（参见说明书[0042]、图2中的延迟电路211）。对比文件未涉及此技术特征。 |
| 技术特征O：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。 | [2] 第6段：“プログラマブル回路部分244は...制御できる多重放電デバイス248を含む。...制御信号214は...多重放電デバイス248への1つまたは複数の信号を含んでもよい。”<br>翻译：可编程电路部分244包括可控制的多个放电设备248。...控制信号214可以包括到多个放电设备248的一个或多个信号。 | **隐含公开**。对比文件的“多重放電デバイス”（多个放电设备）248耦合在哑位线243与地之间（通过上下文可知，放电设备用于使哑位线放电）。这些放电设备由“制御信号”（控制信号）214控制，以调整哑位线的放电速度，从而模拟不同工艺角（参见[2]第6段及目标专利说明书[0041]的类比）。虽然对比文件未明确使用“可选支路”和“调谐信号”的措辞，但其“多个放电设备”由“控制信号”选择性地导通以实现可编程延迟的功能，实质上公开了“多条可选支路，其耦合在哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导”的技术手段。本领域技术人员可以合理推断出此特征。<<<o>>> |
| 技术特征P：其特征在于，进一步包括：存储器功率域位线 | [2] 第1段：“システム100は...第1のビット線108、および第2のビット線110に結合される代表的ビットセル102を含む。”<br>翻译：系统100包括耦合到第一比特线108和第二比特线110的代表性位单元102。<br>[2] 第6段：“メモリ電圧領域264は...供給電圧266(Vdd_H)を有してもよい。”<br>翻译：存储器电压域264可以具有电源电压266(Vdd_H)。 | **直接公开**。对比文件明确公开了“ビット線”（位线）108/208和110/210，并且该系统具有独立的“メモリ電圧領域”（存储器电压域）264。因此，位线位于存储器功率域是直接公开的。<<<P>>> |
| 技术特征Q：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。 | [2] 第1段：“ビットセル102は、ワード線106での電圧に応答して、ビットセル102が第1および第2のビット線108および110に選択的に結合されるようにする。...第1のビット線108に印加される電圧は、ビットセル102に保存されたデータ値を表してもよく...”<br>翻译：位单元102响应于字线106上的电压，使得位单元102选择性地耦合到第一和第二比特线108和110。...施加到第一比特线108的电压可以表示存储在位单元102中的数据值...（描述读取操作）。 | **未公开**。对比文件描述的位线电压变化是在**读取操作**中发生的：字线激活后，存储的数据值决定哪根位线放电（参见[2]第2段）。这不是一个响应于**存储器时钟边沿和数据信号**以启动**写操作**的主动“位线发展路径”。目标专利的“位线发展路径”特指在**写操作**中，从时钟边沿开始，经过电平移位、数据NAND等逻辑，最终驱动位线对中的一根为低的路径（参见说明书[0032]）。对比文件没有公开这样的用于写操作的位线发展路径，也没有定义“列解码时段”。因此，技术特征Q未被公开。 |
| 技术特征R：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。 | 无相关内容。 | **未公开**。对比文件未提及“哑位总线”。目标专利的哑位总线270用于模拟真实位总线170的长距离传输延迟（参见说明书[0037]）。该特征未被公开。 |
| 技术特征S：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。 | 无相关内容。 | **未公开**。对比文件未提及“写时钟总线”及其传播延迟。目标专利的此特征涉及对位线发展路径中特定部分延迟的精细化建模（参见说明书[0038]）。该特征未被公开。 |
| 技术特征T：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。 | 无相关内容。 | **未公开**。对比文件中哑字线242和哑位线243通过哑单元240连接，并非通过一个简单的反相器连接，且放电不由哑字线直接触发（见技术特征M）。目标专利中反相器280是连接哑字线295和哑位线285放电路径的关键组件（参见图2）。该特征未被公开。 |
| 技术特征U：其特征在于，所述哑位总线包括金属层中对应的迹线。 | 无相关内容。 | **未公开**。对比文件未公开哑位总线，因此更不可能公开其物理实现为金属层迹线。该特征未被公开。 |
| 技术特征V：其特征在于，所述哑位总线包括折叠的哑位总线。 | 无相关内容。 | **未公开**。对比文件未公开哑位总线，因此更不可能公开其折叠结构。该特征未被公开。 |
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