对比文件名称：2015-05-13_EP2499640B_发明授权_EP2499640B1 SYSTEM AND METHOD OF OPERATING A MEMORY DEVICE
目标专利名称：182跨不同功率域的字线和位线跟踪CN107438883B
本次调用模型名称：深度专利特征比对分析模型
### **特征比对分析**
根据目标专利说明书，其核心在于提供一种延迟建模电路（跟踪电路175），用于对具有独立逻辑功率域（CX）和存储器功率域（MX）的存储器中的写操作延迟进行建模。该电路的关键是使用逻辑功率域中的第一延迟路径（哑字线发展路径201）模拟行解码时段（字线发展延迟），并使用存储器功率域中的第二延迟路径（哑位线发展路径202）模拟列解码时段（位线发展延迟），最后通过逻辑电路（如NOR门212）在两者都完成后触发后续建模（如驱动哑字线295）。这解决了因逻辑和存储器电源电压相对值变化而导致的关键路径不确定性问题（见目标专利说明书[0008]-[0009]， [0033]）。
对比文件EP2499640B1主要涉及一种在读操作中优化功耗和时序的系统与方法。其核心在于通过使环路电路（loop circuit 214）接收第一信号（201）的时间早于字线使能电路（wordline enable circuit 212）接收第二信号（203）的时间，从而为环路电路在低逻辑电源电压下增加的延迟提供补偿时间，以维持字线偏置与感测放大器使能信号之间基本恒定的延迟（见对比文件说明书[0010]， [0020]）。
以下将严格按照目标专利权利要求的划分，对技术特征进行逐一比对。
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落标号/位置) | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>**判断结果：未公开** | [0022] “A timing circuit 232 is coupled to receive an input signal 231 and to provide a first signal 201 to the loop circuit 214 and a second signal 203 to the wordline enable circuit 212.” | **论述**：对比文件公开了定时电路（232）接收输入信号（231，可对应于存储器时钟）并产生第一信号（201）。然而，目标专利的“第一延迟电路”具有特定功能：**将存储器时钟延迟“所模拟的行解码时段”**。根据目标专利说明书[0033]-[0034]，行解码时段是跨字线发展路径（101）的延迟，该路径大部分在逻辑功率域，用于从时钟边沿到字线断言。对比文件中的定时电路（232）及其产生的第一信号（201）虽然也引入延迟，但其目的是**提前启动环路电路以补偿低电压延迟**，而非专门对“行解码时段”进行建模。本领域技术人员阅读对比文件后，无法毫无疑义地得出其公开了用于模拟“行解码时段”的延迟电路。因此，技术特征A未被直接公开，也未被隐含公开。 |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>**判断结果：隐含公开 (b)** | [0022] “A first set of gates 234, such as serially coupled inverters, is adapted to apply a delay to the input signal 231 to generate the first signal 201 at a first output 252.” <br>[0024] “The wordline enable circuit 212 and the memory device 220 … may exist in a memory voltage domain 264, while other components of the system 200 may exist in a logic voltage domain 260.” | **论述**：对比文件明确公开了定时电路（232）中的第一组门（234）（如反相器）用于对输入信号（231）施加延迟以产生第一信号（201）。并且，系统（200）的其他组件（包括定时电路232）存在于逻辑电压域（260）中。因此，对比文件公开了在逻辑电压域中延迟输入信号（相当于存储器时钟信号）以产生经延迟信号（第一信号201）的部分。尽管该延迟在对比文件中的主要作用是提供时间裕度而非精确模拟行解码延迟，但其结构（逻辑域中的延迟元件）和基本功能（延迟时钟信号）已被公开。本领域技术人员可以合理推断出，这种在逻辑域中延迟时钟信号的结构可以用于构成目标专利中第一延迟电路的逻辑功率域部分。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>**判断结果：未公开** | [0024] “A level shifter (not shown) may be coupled between the wordline enable circuit 212 and the wordline driver 238 to adjust a voltage of the wordline enable signal 213 from the logic voltage domain 260 to the memory voltage domain 264.” | **论述**：对比文件提到可能在字线使能电路（212）和字线驱动器（238）之间存在一个电平移位器，用于将字线使能信号（213）从逻辑电压域（260）调整到存储器电压域（264）。然而，这个电平移位器位于**字线使能路径**上，用于驱动实际字线（206）。目标专利的“第一电平移位器”是**第一延迟电路**的一部分，其作用是对经逻辑域延迟后的信号进行电平移位，以产生第一输出信号（用于后续建模逻辑，如输入给NOR门212）。对比文件并未公开在第一信号路径（即从定时电路232到环路电路214的路径）中存在任何电平移位器。第一信号（201）始终在逻辑电压域（260）内。因此，技术特征C未被公开。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>**判断结果：未公开** | [0022] “A second set of gates 236 generates the second signal 203 at a second output 254.” <br>[0023] “The wordline enable circuit 212 is responsive to the second signal 203 to generate the wordline enable signal 213.” | **论述**：对比文件公开了定时电路（232）产生第二信号（203），该信号被提供给字线使能电路（212）以生成字线使能信号（213）。然而，目标专利的“第二延迟电路”具有特定功能：**将存储器时钟信号延迟“所模拟的列解码时段”**。根据目标专利说明书[0033]，列解码时段是跨位线发展路径（102）的延迟，该路径大部分在存储器功率域，用于从时钟边沿到位线放电。对比文件中的第二信号（203）及其路径（通过字线使能电路212）用于**控制实际字线的使能时机**，这与模拟位线放电延迟（列解码时段）在功能和目的上完全不同。本领域技术人员无法从对比文件中得出存在一个用于模拟列解码时段的第二延迟电路。因此，技术特征D未被公开。 |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>**判断结果：未公开** | [0024] “A level shifter (not shown) may be coupled between the wordline enable circuit 212 and the wordline driver 238 …” | **论述**：如技术特征C所述，对比文件仅提及在字线使能路径上可能存在的电平移位器。目标专利的“第二电平移位器”是**第二延迟电路**的一部分，其功能是将存储器时钟信号电平移位成“存储器功率域哑写时钟”。这是一个专用于建模电路内部、模拟写时钟的特定信号。对比文件既未公开在第二信号路径（从定时电路232到字线使能电路212）中存在电平移位器，也未公开“哑写时钟”这一概念。因此，技术特征E未被公开。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>**判断结果：未公开** | 无相关内容。 | **论述**：对比文件完全没有提及“哑写时钟”的概念，因此也就不存在将哑写时钟延迟以产生第二输出信号的“存储器功率域部分”。目标专利中该部分用于在位线发展路径的存储器域部分建模延迟（如反相器255、哑位总线270等，见说明书[0037]）。对比文件的字线使能路径可能包含延迟，但其位于逻辑域，且目的和信号类型均不同。因此，技术特征F未被公开。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**判断结果：未公开** | 无相关内容。 | **论述**：目标专利的逻辑电路（如NOR门212）的核心功能是**等待两个分别模拟行、列解码时段的延迟路径都完成**，然后才断言输出（驱动哑字线295）。这是一种“与”逻辑关系，确保建模的完整性。对比文件中，环路电路（214）产生感测放大器使能信号（205），字线使能电路（212）产生字线使能信号（213），但两者是独立触发的（第一信号201和第二信号203有先后），并没有一个逻辑电路来接收这两个路径的输出并仅在两者都完成时产生一个统一的逻辑输出信号。因此，技术特征G未被公开。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线<br>**判断结果：直接公开 (H)** | [0013] “The system 100 includes a representative bit cell 102 that is coupled to a wordline 106…” <br>[0024] “The wordline driver 238 and the memory device 220 … may exist in a memory voltage domain 264” | **论述**：对比文件明确公开了存储器设备（220）中的字线（206），并且该存储器设备存在于存储器电压域（264）中。因此，对比文件直接公开了“存储器功率域字线”这一技术特征。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**判断结果：未公开** | [0023] “The wordline enable circuit 212 is responsive to the second signal 203 to generate the wordline enable signal 213.” <br>[0024] “The wordline driver 238 is responsive to the wordline enable signal 213 … The wordline driver 238 may be adapted to apply a bias to the wordline 206 in response to the wordline enable signal 213.” | **论述**：对比文件公开了字线发展路径（包括字线使能电路212、字线驱动器238和字线206），该路径响应于输入信号（231）经延迟产生的第二信号（203）来断言字线（206）。然而，目标专利明确将“字线电压的断言与存储器时钟信号的边沿之间的延迟”定义为“行解码时段”，并且要求“第一延迟电路”模拟的时段等于这个“行解码时段”。对比文件并未将字线发展延迟明确定义为“行解码时段”，其定时电路（232）产生的第一信号（201）也并非用于模拟这个延迟（其目的如前述）。因此，对比文件没有公开“第一延迟电路被配置成使得所模拟的行解码时段等于行解码时段”这一特定的建模对应关系。技术特征I未被公开。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**判断结果：未公开** | 无相关内容。 | **论述**：对比文件完全没有提及“行解码总线”或“哑行解码总线”的概念。目标专利中的行解码总线（106）和哑行解码总线（206）是用于对特定物理互连（金属迹线）的传输延迟进行建模的关键结构（见说明书[0035]）。对比文件中不存在对应结构。因此，技术特征J未被公开。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**判断结果：未公开** | 无相关内容。 | **论述**：该特征依赖于技术特征J。由于对比文件未公开“哑行解码总线”，因此“折叠的哑行解码总线”自然也未被公开。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>**判断结果：未公开** | [0025] “The memory device 220 may also include a dummy wordline 242 that is coupled to a dummy bit line 243 via multiple dummy cells 240.” | **论述**：对比文件确实公开了哑字线（242）。然而，目标专利中的哑字线（295）是由逻辑电路（NOR门212）的**逻辑输出信号直接驱动**的，用于模拟字线充电延迟（见说明书[0040]）。对比文件中的哑字线（242）是耦合到哑位线（243）并通过多个哑单元（240）连接的，其作用是为环路电路（214）**提供与真实字线/位线匹配的电容和负载**，以模拟放电时间（见说明书[0025]）。哑字线（242）本身并非由一个等待两个路径完成的逻辑门的输出信号来驱动。两者结构、连接关系和作用均不同。因此，技术特征L未被公开。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**判断结果：未公开** | [0025] “The dummy bit line 243 may be precharged and a time of discharge of the precharged dummy bit line 243 may approximate a discharge time of one of the bit lines 208 and 210…” <br>[0026] “For example, a discharge of the dummy bit line 243 is enabled by the first signal 201.” | **论述**：对比文件公开了哑位线（243），其被预充电并可放电以模拟真实位线的放电时间。但是，其放电是由**第一信号（201）启动**的（通过环路电路214中的可编程部分244和放电设备248），而不是**响应于哑字线（242）的断言**。目标专利中，哑位线（285）的放电是响应于哑字线（295）的断言并通过反相器（280）实现的（见说明书[0041]）。两者触发机制完全不同。因此，技术特征M未被公开。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**判断结果：未公开** | [0026] “The logic circuit portion 246 is responsive to the discharge of the dummy bit line 243 and generates the sense amplifier enable signal 205.” | **论述**：对比文件中，环路电路（214）的逻辑电路部分（246）响应于哑位线（243）的放电而产生感测放大器使能信号（205）。然而，该信号用于**读操作**中使能感测放大器（204），以读取数据。目标专利的“第三延迟电路”（如延迟电路211）和“就绪输出信号”（readyb 196）用于**写操作**，模拟将数据写入位单元（190）所需的翻转时间（写操作时段），并发出写操作完成的信号（见说明书[0042]）。两者模拟的操作类型（读vs写）和产生的控制信号目的完全不同。因此，技术特征N未被公开。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**判断结果：直接公开 (O)** | [0026] “the programmable circuit portion 244 includes multiple discharge devices 248 that are coupled to the dummy bit line 243 and that are controllable to enable an adjustable rate of discharge of the precharged dummy bit line 243.” | **论述**：对比文件明确公开了可编程电路部分（244）包括耦合到哑位线（243）的多个放电设备（248），并且这些设备是可控的，以实现哑位线放电速率可调。这直接对应于“多条可选支路耦合在哑位线与地之间，每条支路由对应调谐信号控制”的技术特征。因此，技术特征O被对比文件直接公开。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线<br>**判断结果：直接公开 (P)** | [0013] “a first bit line 108, and a second bit line 110.” <br>[0024] “The wordline driver 238 and the memory device 220 … may exist in a memory voltage domain 264” | **论述**：对比文件明确公开了存储器设备（220）中的位线（208， 210），并且该存储器设备存在于存储器电压域（264）中。因此，对比文件直接公开了“存储器功率域位线”这一技术特征。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**判断结果：未公开** | [0015] “after the wordline 106 is biased with a voltage to couple the bit cell 102 to the bit lines 108, 110, an amount of time may lapse before a differential signal … is achieved.” | **论述**：对比文件描述的是**读操作**：字线偏置后，位线对上产生电压差。位线是预充电后，由存储单元的数据决定哪一根放电。这不是目标专利中用于**写操作**的“位线发展路径”，该路径需要响应于要写入的数据信号来主动驱动位线放电（见目标专利图1A，位线发展路径102包括NAND门160处理数据位）。此外，对比文件没有定义“列解码时段”，也没有公开用于模拟该时段的第二延迟电路。因此，技术特征Q未被公开。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**判断结果：未公开** | 无相关内容。 | **论述**：对比文件完全没有提及“哑位总线”的概念。目标专利中的哑位总线（270）用于对位总线（170）的传输延迟进行建模（见说明书[0037]）。因此，技术特征R未被公开。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**判断结果：未公开** | 无相关内容。 | **论述**：对比文件完全没有提及“写时钟总线”的概念。因此，技术特征S未被公开。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**判断结果：未公开** | 无相关内容。 | **论述**：对比文件中，哑位线（243）的放电是通过放电设备（248）由第一信号（201）和控制信号（215）启动的，而不是通过一个耦合在哑字线和哑位线之间的反相器。因此，技术特征T未被公开。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**判断结果：未公开** | 无相关内容。 | **论述**：该特征依赖于技术特征R。由于对比文件未公开“哑位总线”，因此其具体实现方式“金属层中对应的迹线”自然也未被公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**判断结果：未公开** | 无相关内容。 | **论述**：该特征依赖于技术特征R。由于对比文件未公开“哑位总线”，因此“折叠的哑位总线”自然也未被公开。 |
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