对比文件名称：2017-10-17_US9792247B_发明授权_US09792247B2 Systems and methods for chip to chip communication
目标专利名称：用于芯片到芯片通信的系统和方法 CN106796563B
本次调用模型名称：DeepSeek-R1
特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线。<br>**《直接公开》** | [0022] ... The master chip 12 may further include ... The PLL 24 may be used to generate a clock signal 26 that is passed to the interchip bus 16 through a master bus interface 28. As is readily understood, the master bus interface 28 is configured to be coupled to the interchip bus 16. | 对比文件明确描述了主芯片12包含主总线接口28，并且该主总线接口28被配置成耦合至芯片间总线16。这与目标专利中“总线接口被配置成耦合至芯片间总线”的技术特征完全相同。本领域技术人员能够毫无疑义地得出该技术方案。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输。<br>**《直接公开》** | [0025] ... The master transmitter 40 provides the selected clock signal 52 to a master serializer 56 and a driver 58. ... <br>[0026] ... The master serializer 56 ... provides data signal 60 and clock signal 62 to a driver 64. The driver 64 may be an H-bridge driver or the like. The driver 64 drives the data onto the interchip bus 16 as a differential-ended data signal 66. | 对比文件图2及对应文字描述了主芯片12包含主发射机40，该发射机包含驱动器64，该驱动器将数据信号60驱动到芯片间总线16上作为差分端数据信号66，即执行了跨芯片间总线的传输。虽然描述中驱动器64通过总线接口28耦合至总线16是隐含的，但本领域技术人员结合总线接口28被配置为耦合至总线16的事实，能够毫无疑义地得出驱动器将数据信号输出到总线接口进行传输的技术方案。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口。<br>**《直接公开》** | [0022] ... The master chip 12 may further include ... a receiver. <br>[0027] ... The master receiver 42 may include a master programmable termination 68. ... The master programmable termination 68 receives differential-ended signals from the slave chip through the interchip bus 16 ... | 对比文件描述了主芯片12包含主接收机42。主接收机42通过其可编程端68从芯片间总线16接收信号，这必然意味着接收机耦合至总线接口28（因为总线接口28是芯片与总线16的物理/逻辑接口）。本领域技术人员能够毫无疑义地得出接收机耦合至总线接口的技术方案。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机。<br>**《直接公开》** | [0025] ... The selected clock signal 52 is provided to the master transmitter 40, which also passes the selected clock signal to a master clock data recovery (CDR) circuit 54. <br>[0027] ... The master deserializer 72 also receives a CDR clock signal 74 from the master CDR circuit 54. ... The master deserializer 72 provides an edge-sampled signal 76 to the master CDR circuit 54. ... The master CDR circuit 54 allows data from the slave transmitter 90 to be aligned with the selected clock signal 52. | 对比文件明确公开了主CDR电路54。主解串器72（属于接收机逻辑的一部分）接收来自CDR电路54的CDR时钟信号74，并向CDR电路54提供边沿采样信号76，这清楚地表明CDR电路54操作地耦合至接收机（具体为接收机中的解串器）。因此，技术特征D被对比文件直接公开。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路。<br>**《直接公开》** | [0024] ... The PLL 24 may receive a reference clock signal (refclk) and its complement signal (refclkb) and outputs a high speed clock signal 46 to a multiplexer 48. ... <br>[0025] ... The selected clock signal 52 is provided to the master transmitter 40, which also passes the selected clock signal to a master clock data recovery (CDR) circuit 54. The master transmitter 40 provides the selected clock signal 52 to a master serializer 56 and a driver 58. | 对比文件明确公开了PLL 24，其接收参考时钟信号(refclk)并输出高速时钟信号46。该高速时钟信号46经过复用器48选择后成为所选时钟信号52。所选时钟信号52被提供给主发射机40（具体到其驱动器58和串行化器56）以及主CDR电路54。因此，PLL将时钟信号输出到了发射机的驱动器和CDR电路。本领域技术人员能够毫无疑义地得出该技术方案。因此，技术特征E被对比文件直接公开。 |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上。<br>**《直接公开》** | [0025] ... The driver 58 may drive the selected clock signal 52 onto the interchip bus 16 as a differential-ended clock signal 52′. | 对比文件明确描述了驱动器58将所选时钟信号52驱动到芯片间总线16上作为差分端时钟信号52′。驱动器58是发射机40的一部分，其通过总线接口28（作为物理接口）将时钟信号输出到总线16上。因此，该特征被对比文件直接公开。 |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率。<br>**《直接公开》** | [0024] ... Note that in an exemplary, non-limiting aspect, the PLL 24 may be a variable frequency PLL ... A control signal (not illustrated) from the MCS 18 causes the PLL 24 to adjust the frequency of the high speed clock signal 46. <br>[0028] ... The timer/temperature logic 86 may provide a signal to the master CDR circuit 54. | 对比文件公开了主控制系统(MCS) 18。MCS 18生成控制信号以致使PLL 24调整高速时钟信号46的频率，这明确公开了控制系统通过控制PLL来改变时钟信号频率。同时，MCS 18通过定时器/温度逻辑86与CDR电路54通信，表明其操作地耦合至CDR电路。因此，技术特征G被对比文件直接公开。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。<br>**《隐含公开》** | [0006] ... Further, because the slave device does not have a clock which would normally have to acquire a new frequency and settle, the master clock may change frequency relatively quickly ... <br>[0033] ... The frequency changing ability is facilitated because the slave chip 14 wakes up or settles on the new frequency relatively quickly since there is no need to wake a slave PLL or allow a slave PLL to settle at a new frequency. The only latency is the waking of the master PLL (e.g., the PLL 24). Thus, once the PLL 24 has settled, packets may be sent across the interchip bus 16. | 对比文件强调了从设备没有PLL/时钟，因此主设备可以快速改变频率，且从设备能快速在新频率上稳定。其中提到“一旦PLL 24稳定，分组就可以跨芯片间总线16发送”，这暗示了频率改变过程（包括PLL稳定）完成后，数据传输立即继续。虽然未明确说明数据传输在“频率改变期间”是否完全不停顿，但本领域技术人员可以合理推断，由于从设备无需稳定其PLL，主设备频率改变的主要延迟仅为主PLL的稳定时间，在此稳定期间，系统可能处于等待状态。然而，结合说明书[0006]和[0033]的教导，即频率改变快速且从设备无稳定延迟，其设计目的和效果是使通信受频率改变的影响最小化，以实现近乎连续的通信。因此，本领域技术人员有可能通过推理得出“数据传输在独立于远程从IC处的时钟活动的频率改变期间继续”这一技术方案，因为从设备没有时钟活动（PLL）需要等待。该特征被隐含公开。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路。<br>**《直接公开》** | [0028] ... The master chip 12 may be associated with a temperature sensor 80. ... The temperature sensor 80 provides a temperature signal to temperature control logic 82. Timer control logic 84 may be associated with the temperature control logic 82 and integrated into a single timer/temperature logic 86 or may be separate. The timer/temperature logic 86 may provide a signal to the master CDR circuit 54. | 对比文件明确公开了温度控制逻辑82（即温度控制电路），其从温度传感器80接收温度信号。定时器/温度逻辑86（集成了温度控制逻辑82）向主CDR电路54提供信号，表明温度控制电路操作地耦合至CDR电路。同时，温度控制逻辑82/MCS 18（作为控制系统）接收温度信号并进行处理，表明其操作地耦合至控制系统。因此，技术特征I被对比文件直接公开。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。<br>**《隐含公开》** | [0035] ... In a non-mutually exclusive alternate aspect, the temperature control logics 82 and 122 may use the temperature sensors 80 and 80′ to detect a temperature and store a temperature sensor value at an end of an initial alignment period. ... Periodically, a current temperature sensor value may be compared to the stored value, and, if there is a temperature change above a predefined threshold, the master CDR circuit 54 and the slave CDR circuit 110 are activated and any needed re-alignment is performed. | 对比文件描述了温度控制逻辑82使用温度传感器80检测温度，并在初始对齐期结束时存储温度值。周期性地将当前温度值与存储值比较，如果温度变化超过预定义阈值，则激活主CDR电路54以执行重新对齐。这公开了基于温度改变来激活（唤醒）CDR电路。虽然描述是周期性比较，但触发动作是基于温度的变化。本领域技术人员可以合理推断，这一“激活”过程包含了将可能处于低功耗或睡眠模式的CDR电路“唤醒”以执行操作。因此，技术特征J被对比文件隐含公开。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。<br>**《直接公开》** | [0035] In a first exemplary aspect, the timer control logic 84 is used to wake the master CDR circuit 54 periodically to check for any realignment needs. ... Still further, the length of time that the master CDR circuit 54 ... are awake (after being woken by the timer control logics 84 and 124) may be programmed as needed or desired. | 对比文件明确公开了定时器控制逻辑84（即定时器控制电路）。其被用于周期性地唤醒主CDR电路54以检查重新对齐需求（即纠正时钟漂移）。同时指出CDR电路被唤醒的时间长度可以被编程（即达一预定时间量）。定时器控制逻辑84集成在定时器/温度逻辑86中，并向CDR电路54提供信号，表明其操作地耦合至CDR电路。作为MCS 18的一部分或与之协同工作，也操作地耦合至控制系统。因此，技术特征K被对比文件直接公开。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。<br>**《直接公开》** | [0028] ... The temperature sensor 80 provides a temperature signal to temperature control logic 82. | 对比文件明确描述了温度传感器80向温度控制逻辑82（温度控制电路）提供温度信号。因此，技术特征L被对比文件直接公开。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。<br>**《隐含公开》** | [0027] ... The master receiver 42 may include a master programmable termination 68. ... In particular, if the interchip bus 16 is relatively short, the impedance of the master programmable termination 68 may be increased which reduces the output driver power. ... Each additional doubling of the impedance of the master programmable termination halves the power required by a slave transmitter ... | 对比文件公开了接收机42包含主可编程端68，其阻抗可调（例如在50Ω至800Ω之间变动），这直接对应于“可编程端电路被配置成允许端阻抗变动”。对比文件进一步说明，如果芯片间总线16相对较短，则可编程端的阻抗可以被增大以降低输出驱动器功率。总线长度直接关联到主IC与从IC（远程从IC）之间的距离。虽然未明确使用“基于距离来配置”的措辞，但教导了根据总线长度（短）这一与距离直接相关的因素来配置（调节增大）端阻抗以实现功率节省。本领域技术人员可以从“总线相对较短”这一条件，合理推理出控制系统会基于此距离信息来配置端阻抗。因此，技术特征M被对比文件隐含公开。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。<br>**《隐含公开》** | [0035] ... In a non-mutually exclusive alternate aspect, the temperature control logics 82 and 122 may use the temperature sensors 80 and 80′ to detect a temperature ... Periodically, a current temperature sensor value may be compared to the stored value, and, if there is a temperature change above a predefined threshold, the master CDR circuit 54 ... are activated ... The timer/temperature logics 86 and 126 may also communicate with other calibration systems. | 对比文件公开了定时器控制电路（逻辑84）和温度控制电路（逻辑82）。在[0035]描述的方案中，温度控制逻辑检测温度变化，并在变化超过阈值时“激活”CDR电路。虽然这里没有明确说明“响应于来自温度控制电路的信号基于定时器控制电路来唤醒”，但将温度控制与定时器控制集成在“timer/temperature logic 86”中，且该逻辑负责向CDR电路提供信号。本领域技术人员可以合理推断，在一个集成的控制逻辑中，可以设计为当温度控制逻辑检测到需要重新对齐的条件（基于温度变化）时，利用定时器控制逻辑的功能来管理CDR电路的唤醒和时间量。因此，该组合特征有可能被本领域技术人员通过对比文件的内容推理得出，属于隐含公开。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。<br>**《直接公开》** | [0025] ... The master transmitter 40 provides the selected clock signal 52 to a master serializer 56 ... <br>[0024] ... The PLL 24 ... outputs a high speed clock signal 46 to a multiplexer 48. ... the multiplexer 48 ... outputs a selected clock signal 52. | 对比文件明确公开了发射机40包括主串行化器56。所选时钟信号52（源自PLL 24的输出）被提供给主串行化器56。因此，串行化器被配置成从PLL（通过中间可能的复用器）接收时钟信号。本领域技术人员能够毫无疑义地得出该技术方案。因此，技术特征O被对比文件直接公开。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。<br>**《直接公开》** | [0024] ... The PLL 24 ... outputs a high speed clock signal 46 to a multiplexer 48. The multiplexer 48 also may receive a low speed clock signal 50. ... the multiplexer 48 to select between the high speed clock signal and the low speed clock signal 50 to output a selected clock signal 52. <br>[0025] ... The selected clock signal 52 is provided to the master transmitter 40, which also passes the selected clock signal to a master clock data recovery (CDR) circuit 54. | 对比文件明确公开了复用器48，其耦合至PLL 24并接收PLL输出的高速时钟信号46以及低速时钟信号50。复用器48在高速和低速时钟信号之间进行选择，并输出所选时钟信号52至发射机40和CDR电路54。这完全对应于目标专利的技术特征P。因此，技术特征P被对比文件直接公开。 |
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