对比文件名称：2013-05-16_US2013119469A_发明申请_US20130119469A1 SEMICONDUCTOR DEVICE
目标专利名称：249具有扩散势垒区的晶体管CN105981145B
模型名称：深度求索
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：基板《直接公开》 | [0092]段：“SOI substrate includes a supporting substrate 1 made of a semiconductor such as p-type silicon”（SOI衬底包括由诸如p型硅的半导体制成的支撑衬底1）。图2A等。 | 对比文件明确公开了“supporting substrate 1”，即支撑衬底，其作用是为器件提供机械支撑和半导体材料基底。这与目标专利中“基板”的作用（作为器件的物理基础和生长其他层的起点，参见说明书[0025]段）相同。本领域技术人员能毫无疑义地得出其公开了“基板”这一特征。 |
| **技术特征B**：形成在所述基板的第一区域的表面上的扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《未公开》 | 无相关内容。 | 对比文件未提及“扩散势垒区”（diffusion barrier region），也未公开使用具有特定带隙能量的材料来形成该区以阻挡掺杂物扩散的技术方案。目标专利的扩散势垒区（如AlAs、InAlAs）是用于降低从重掺杂区到沟道区的掺杂物扩散（参见说明书[0009]段）。对比文件中的绝缘层BOX或半导体区域1W、2W均不具备此功能和作用。 |
| **技术特征C**：形成在所述扩散势垒区的表面上的沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《未公开》 | 无相关内容。 | 对比文件虽然公开了在SOI层（半导体区域3）中形成晶体管的沟道（参见图2A），但并未公开该沟道区由具有特定带隙能量的第二材料（如GaAs、InGaAs）形成，更未公开其带隙能量低于某个扩散势垒区的带隙能量。目标专利的沟道区材料选择和带隙能量关系是其实现特定功能（与扩散势垒区配合）的关键。 |
| **技术特征D**：以及耦合到所述基板的所述第一区域的背栅触点，所述背栅触点延伸到所述基板的所述第一区域中。《隐含公开》 | [0106]段：“the gate electrode of the access transistor (Acc1) is coupled to the back gate of the access transistor (Acc1)... The back gate in the present embodiment is a p-type semiconductor region (well region or back gate region) 1W disposed under the foregoing semiconductor region 3 via an insulating layer BOX.”（访问晶体管(Acc1)的栅电极耦合到访问晶体管(Acc1)的背栅...本实施例中的背栅是通过绝缘层BOX位于前述半导体区域3下方的p型半导体区域（阱区域或背栅区域）1W。）<br>图2A, 10等显示了共享插塞SP1w将栅电极G2与半导体区域1W连接。<br>[0214]段：“The deep first plugs (SP1w, P1su, and P1w) are formed to extend through the interlayer insulating film 20 and the isolation region STI”（深的第一插塞(SP1w, P1su, 和 P1w)被形成为延伸穿过层间介电膜20和隔离区STI）。 | 对比文件公开了访问晶体管的栅电极通过插塞（SP1w）电耦合到位于其下方的p型半导体区域1W（背栅）。该p型半导体区域1W形成于支撑衬底1中（参见[0204]段），且插塞SP1w延伸穿过隔离区STI与之连接，即延伸到了衬底中的该区域。这相当于公开了“耦合到基板的第一区域的背栅触点，该背栅触点延伸到该第一区域中”。在对比文件中，该背栅触点用于控制晶体管的阈值电压（参见[0117]段），而在目标专利中，背栅触点144也用于耦合到重掺杂区106以作为背栅控制阈值电压（参见[0031]段），两者作用实质相同。本领域技术人员可以从对比文件的描述中合理推断出该技术特征。 |
| **技术特征E**：其特征在于，所述第一区域具有比所述沟道区更高的掺杂浓度。《隐含公开》 | [0114]段：“Each of the source/drain regions has an LDD structure, and includes an n-type lightly doped impurity region EX1 and an n-type heavily doped impurity region SD.”（每个源/漏区具有LDD结构，并包括n型轻掺杂杂质区域EX1和n型重掺杂杂质区域SD。）<br>结合图2A，沟道区位于栅极下方，源/漏区（重掺杂区SD）位于其两侧。沟道区可能未掺杂或轻掺杂（例如，[0190]段提到在存储单元区中优选不对半导体区域3注入杂质以使沟道区为非掺杂）。 | 对比文件公开了晶体管具有重掺杂的源/漏区（SD），而沟道区（栅极下方的区域）通常具有较低的掺杂浓度（如非掺杂或轻掺杂）以形成导电沟道。本领域技术人员基于公知常识可以理解，为了实现晶体管开关功能，沟道区的掺杂浓度通常低于源/漏区的掺杂浓度。因此，可以合理推断对比文件隐含公开了“第一区域（源/漏区）具有比沟道区更高的掺杂浓度”这一特征。虽然目标专利的“第一区域”特指重掺杂区106，而对比文件的“第一区域”对应源/漏重掺杂区SD，但两者在“具有较高掺杂浓度以提供载流子源/漏”的作用上相似。 |
| **技术特征F**：其特征在于，所述第一材料包括III-V族复合物或II-VI族复合物。《未公开》 | 无相关内容。对比文件全篇使用硅（Si）作为半导体材料。 | 对比文件仅涉及硅（Si）基半导体材料（如支撑衬底1为p型硅，SOI层3为单晶硅），未提及任何III-V族或II-VI族复合物材料。目标专利中扩散势垒区的特定材料（III-V或II-VI族）是其实现高带隙能量和扩散阻挡功能的关键，对比文件完全没有公开。 |
| **技术特征G**：其特征在于，所述第一材料包括砷化铝或砷化铟铝。《未公开》 | 无相关内容。 | 同技术特征F，对比文件未公开任何关于砷化铝（AlAs）或砷化铟铝（InAlAs）的内容。 |
| **技术特征H**：其特征在于，所述第二材料包括砷化镓或砷化铟镓。《未公开》 | 无相关内容。 | 同技术特征F，对比文件未公开任何关于砷化镓（GaAs）或砷化铟镓（InGaAs）的内容。 |
| **技术特征I**：其特征在于，所述沟道区和所述第一区域是基于超锐逆掺杂分布来掺杂的。《未公开》 | 无相关内容。 | 对比文件未提及“超锐逆掺杂分布”（super-steep retrograde doping profile）。其描述的掺杂结构是常规的LDD结构和阱区掺杂，并非目标专利所特指的、用于精确控制阈值电压的超陡峭逆向掺杂分布。 |
| **技术特征J**：其特征在于，进一步包括：形成在所述沟道区的表面上的介电层《直接公开》 | [0114]段：“the transistor includes a gate electrode G disposed over the semiconductor region 3 via a gate insulating film GO”（晶体管包括通过栅绝缘膜GO布置在半导体区域3上方的栅电极G）。图2A等。 | 对比文件明确公开了在沟道区（半导体区域3表面）上形成栅绝缘膜GO（如二氧化硅膜），其作用是将栅电极与沟道区隔离。这与目标专利中“形成在沟道区的表面上的介电层”（如介电层120）的作用相同。本领域技术人员能毫无疑义地得出。 |
| **技术特征K**：形成在所述介电层的表面上的金属栅极《隐含公开》 | [0262]段：“a TiN film is formed as a metal film 33a for metal gates... a polysilicon film 33b is formed... a laminate film of the metal film 33a, the polysilicon film 33b, and the silicon nitride film 33c is patterned to form the metal gate electrodes MG.”（形成TiN膜作为用于金属栅的金属膜33a...形成多晶硅膜33b...对金属膜33a、多晶硅膜33b和氮化硅膜33c的叠层膜进行图案化以形成金属栅电极MG。）图55-57。 | 对比文件在实施例3中公开了使用金属膜（如TiN）和多晶硅叠层形成金属栅电极（MG）。虽然其实施例1、2可能使用多晶硅栅，但实施例3明确教导了金属栅结构。本领域技术人员知道，金属栅极可以形成在介电层（栅氧层）上以替代多晶硅栅。因此，对比文件隐含公开了“形成在介电层表面上的金属栅极”这一技术方案。其作用与目标专利的金属栅极122相同，都是作为控制沟道的主栅极。 |
| **技术特征L**：形成在所述扩散势垒区的所述表面上的源极区《未公开》 | 对比文件公开了源极区，但其形成在SOI层（半导体区域3）中，而非“扩散势垒区的表面”上。参见[0114]段及图2A。 | 由于对比文件未公开“扩散势垒区”，因此也不可能公开源极区形成在其表面上。目标专利的源极应变区112形成在扩散势垒区108的表面上（参见[0027]段），两者位置关系不同。 |
| **技术特征M**：形成在所述扩散势垒区的所述表面上的漏极区《未公开》 | 同上。 | 同技术特征L，由于缺少“扩散势垒区”，该特征未被公开。 |
| **技术特征N**：毗邻于所述源极区的第一浅沟槽隔离区《直接公开》 | [0083]段：“The semiconductor region (element formation region) is isolated by an isolation region STI”（半导体区域（元件形成区域）被隔离区STI隔离）。图2A，4-6等显示了STI区域将各有源区隔开。 | 对比文件广泛使用浅沟槽隔离（STI）来定义和隔离有源区（包括源/漏区所在的区域）。图4-6等平面图和剖面图清晰显示STI区域毗邻于晶体管的有源区（即源/漏区所在区域）。因此，本领域技术人员能毫无疑义地得出对比文件公开了毗邻于源极区的浅沟槽隔离区。其作用与目标专利中的STI区（如第一有源边缘132、134或STI 146）类似，用于器件隔离。 |
| **技术特征O**：以及毗邻于所述漏极区的第二浅沟槽隔离区。《直接公开》 | 同上。 | 同技术特征N，对比文件公开了STI区域也毗邻于漏极区所在的有源区。 |
| **技术特征P**：其特征在于，所述扩散势垒区介于所述沟道区和所述第一区域之间。《未公开》 | 无相关内容。 | 由于对比文件未公开“扩散势垒区”，因此该位置关系特征自然也未被公开。 |
| **技术特征Q**：其特征在于，所述装置是平面金属氧化物半导体场效应晶体管(MOSFET)。《直接公开》 | 全文，特别是图2A等描述了平面型MOSFET的结构。 | 对比文件描述的晶体管（如访问晶体管Acc1、驱动晶体管Dr1）均为形成在SOI层平面上的金属氧化物半导体场效应晶体管（MOSFET）。其结构与目标专利图1、2所示的平面MOSFET在基础架构上一致。本领域技术人员能直接识别。 |
| **技术特征R**：其特征在于，所述装置是鳍式场效应晶体管(FinFET)。《未公开》 | 无相关内容。对比文件未描述任何鳍式（Fin）结构。 | 对比文件全篇涉及平面型晶体管，未提及或暗示鳍式场效应晶体管（FinFET）的结构。 |
| **技术特征S**：包括：在基板的重掺杂区的表面上形成扩散势垒区，其中所述扩散势垒区是使用具有第一带隙能量的第一材料形成的《未公开》 | 无相关内容。 | 对比文件的制造方法（图19-46）未包含形成具有特定带隙能量的“扩散势垒区”的步骤。其步骤涉及形成STI、阱区（1W，2W）、栅极、源/漏注入等。 |
| **技术特征T**：在所述扩散势垒区的表面上形成沟道区，其中所述沟道区使用具有低于所述第一带隙能量的第二带隙能量的第二材料形成《未公开》 | 无相关内容。 | 同技术特征S和C，该方法特征依赖于未公开的扩散势垒区和特定材料，因此未被公开。 |
| **技术特征U**：蚀刻所述沟道区的特定区域以形成源极区和漏极区《隐含公开》 | [0200]段：“in the active regions (AcP1, AcP2, and pW) on both sides of the composites of the gate electrodes G and the sidewall films SW1, n-type heavily doped impurity regions SDa are formed.”（在栅电极G和侧壁膜SW1的组合的两侧的活性区域（AcP1、AcP2和pW）中，形成n型重掺杂杂质区域SDa。）此步骤前通常需要定义有源区并进行离子注入及可能的凹陷/外延步骤以形成抬高的源漏，这涉及对沟道区两侧区域的“处理”以形成源/漏。但未明确描述“蚀刻沟道区的特定区域”。 | 对比文件公开了通过离子注入和/或外延生长在栅极两侧形成重掺杂的源/漏区（SD）。虽然其具体工艺描述未明确使用“蚀刻沟道区的特定区域”这一表述，但本领域技术人员知晓，在制造MOSFET的源/漏区时，通常可能涉及对栅极两侧的半导体区域进行蚀刻（例如形成凹陷）然后进行外延填充（如形成嵌入式源漏或抬高的源漏，参见[0200]段对半导体区域EP外延生长的描述）。因此，可以合理推断对比文件隐含公开了通过处理（可能包括蚀刻）沟道区（栅极下方区域）两侧的区域来形成源极区和漏极区。其作用与目标专利中相应步骤类似。 |
| **技术特征V**：以及形成背栅触点，所述背栅触点延伸到所述基板的所述重掺杂区中。《隐含公开》 | [0214]段：“The deep first plugs (SP1w, P1su, and P1w) are formed to extend through the interlayer insulating film 20 and the isolation region STI”（深的第一插塞(SP1w, P1su, 和 P1w)被形成为延伸穿过层间介电膜20和隔离区STI）。结合[0210]-[0214]段的制造步骤描述，这些深插塞用于连接下方的半导体区域（如1W或2W）或衬底。 | 对比文件公开了形成深接触插塞（如SP1w）的制造步骤，该插塞延伸穿过介电层和隔离层到达下方半导体区域（1W），从而形成背栅触点。该半导体区域1W是掺杂区域（p型或n型），形成于基板（支撑衬底1）中。因此，可以认为对比文件隐含公开了“形成背栅触点，所述背栅触点延伸到所述基板的所述重掺杂区中”这一方法特征。其作用与目标专利中形成背栅触点144的步骤相对应。 |
| **技术特征W**：进一步包括形成耦合到所述重掺杂区的背栅触点。《隐含公开》 | 同技术特征V的引用。 | 此特征与技术特征V实质相同，都是关于形成背栅触点。基于同样的理由，对比文件隐含公开了该方法特征。 |
| **技术特征X**：其特征在于，所述扩散势垒区陷住来自所述重掺杂区的掺杂物。《未公开》 | 无相关内容。 | 由于对比文件未公开“扩散势垒区”，因此其“陷住掺杂物”的功能特征也未被公开。 |
| **技术特征Y**：其特征在于，所述扩散势垒区在所述扩散势垒区的较低界面处陷住所述掺杂物，以及其中所述第一材料是砷化镓或者砷化铟镓，并且所述第二材料是砷化铝或砷化铟铝。《未公开》 | 无相关内容。 | 该特征涉及扩散势垒区的具体作用机制和特定材料组合，对比文件均未公开。 |
| **技术特征Z**：其特征在于，所述扩散势垒区在所述扩散势垒区的较高界面处陷住所述掺杂物，以及其中所述第一材料是硅，并且所述第二材料是砷化铝或砷化铟铝。《未公开》 | 无相关内容。 | 同技术特征Y，该特征涉及扩散势垒区的具体作用机制和特定材料组合，对比文件均未公开。 |
<<<A>>> <<<d>>> <<<e>>> <<<J>>> <<<k>>> <<<N>>> <<<O>>> <<<Q>>> <<<u>>> <<<v>>> <<<w>>>