对比文件名称：2005-02-22_US6859109B_发明授权_US06859109B1 Double-data rate phase-locked-loop with phase aligners to reduce clock skew
目标专利名称：259用于存储器接口中的延迟控制的方法和设备CN106663462B
本次调用的模型名称：DeepSeek最新版本模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，《未公开》 | [00022] “Phase-frequency detector 54 controls charge pump 16 which charges or discharges loop filter 18 in response to phase differences between the feedback and input paths detected by phase-frequency detector 54... The voltage of loop filter 18 that is adjusted by phase differences is a control voltage VCTL fed in to VCO 40.” | 对比文件公开了锁相环（PLL）系统，其中相位频率检测器54控制电荷泵16对环路滤波器18充放电，以响应检测到的相位差。环路滤波器18输出的电压是控制电压VCTL，提供给压控振荡器（VCO）40。VCO 40可被视为一种延迟/振荡电路。因此，由相位频率检测器54、电荷泵16和环路滤波器18组成的电路可以被认为是一种“第一延迟电路”，它生成并向VCO 40（第二延迟电路）提供控制电压VCTL（电压偏置）。然而，在对比文件中，该控制电压的“更新”是PLL反馈环路的连续操作结果，相位频率检测器54在每个周期（或每个比较时刻）都会根据相位误差产生控制信号来调整VCTL。说明书并未描述或隐含存在一个独立的、可配置的“更新速率”参数，也未提及以某个特定速率（如每N个周期）来主动控制更新过程。目标专利中“以一更新速率来更新”的核心在于该速率是**可被外部控制器调整的变量**，用于实现功耗与性能的权衡，而对比文件中的更新是环路锁定所必需的**连续、实时**过程，两者作用和机制不同。因此，该技术特征未被对比文件直接公开或隐含公开。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟，《直接公开》 | [00022] “The voltage of loop filter 18 that is adjusted by phase differences is a control voltage VCTL fed in to VCO 40. This control voltage adjusts the frequency of oscillation of VCO 40...” | 对比文件明确记载，环路滤波器18输出的控制电压VCTL被馈入VCO 40，该控制电压用于调整VCO 40的振荡频率。振荡频率直接决定了输出时钟信号的周期（即延迟）。因此，电压偏置（VCTL）控制第二延迟电路（VCO 40）的延迟（频率）这一技术特征被对比文件直接且明确地公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，《未公开》 | 无对应内容。 | 对比文件的整个PLL系统用于生成与参考时钟具有特定倍频关系的高频时钟，其内部工作（包括相位检测和电压调整）是为了实现并维持频率/相位锁定。说明书中没有任何内容提及或暗示存在一个独立的“更新控制器”，也从未涉及根据“被第二延迟电路延迟的信号的数据率”（或任何外部数据率）来调整环路内部电压更新速率的概念。PLL的更新动作是闭环控制的一部分，其“速率”本质上是参考时钟的频率，是固定且服务于锁定目标的，而非一个为平衡功耗与性能而可被编程调整的参数。因此，该技术特征未被对比文件公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。《未公开》 | 无对应内容。 | 对比文件涉及的是通用锁相环时钟生成电路，应用于集成电路的时钟生成与分配。说明书全文未提及“存储器接口”，也未提及任何与“存储器接口的数据率操作”相关的概念或信号。因此，该限定特征未被对比文件公开。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。《未公开》 | 无对应内容。 | 如对特征C和D的分析，对比文件不存在“更新控制器”和基于“数据率”调整“更新速率”的概念。因此，这种根据不同数据率设置不同更新速率的具体配置方式在对比文件中没有任何依据，未被公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | [00007] “The reference clock REFCLK is divided by M by input divider 52... phase-frequency detector 54 to perform phase and frequency comparison with the divided-down input clock as a reference clock...” [00022] “Phase-frequency detector 54 controls charge pump 16 which charges or discharges loop filter 18 in response to phase differences...” | 对比文件中，相位频率检测器54将分频后的参考时钟（来自输入分频器52）与反馈时钟进行比较，并据此控制电荷泵和环路滤波器来更新控制电压VCTL。这个更新过程是与参考时钟同步的、连续进行的，每次相位比较都可能引发电压调整。说明书没有描述或暗示电压更新可以以“每N个参考时钟周期一次”（N>1）的可编程间隔进行。分频器中的M和N（[00007]）是用于设定输出频率与输入频率比值的分频比，与电压偏置的更新间隔无关。因此，目标专利中“每N个周期更新一次”且“N可调”的核心特征未被对比文件公开。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 无对应内容。 | 该特征是基于特征C、D、F的进一步具体化。由于对比文件中不存在“更新控制器”、“基于数据率调整更新速率”以及“可编程的更新间隔N”这些基础概念，因此这种具体的映射关系（数据率与N值的反比关系）在对比文件中没有任何公开依据。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期《未公开》 | 无对应内容。 | 对比文件中的第一延迟电路（相位检测、电荷泵、滤波部分）工作方式如下：相位频率检测器54连续比较两个输入信号的相位，并输出UP/DOWN信号控制电荷泵16。这是一个模拟/混合信号闭环控制系统，并未包含一个专门从参考时钟生成特定“脉冲对”（如Q脉冲和ZQ脉冲）的“更新电路”。电压偏置的更新是由相位误差直接驱动的，而非由专门生成的、具有固定延迟关系的脉冲对触发。因此，该技术特征未被对比文件公开。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量《未公开》 | 无对应内容。 | 该特征依赖于特征H中“脉冲对”的存在。由于对比文件没有公开“更新电路”和“脉冲对”，因此也就不存在一个专门用于延迟脉冲对中第二脉冲的“压控延迟电路”。对比文件中的VCO 40是压控振荡器，其功能是生成周期性时钟信号，而非对输入脉冲进行可变延迟。因此，该技术特征未被对比文件公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差《未公开》 | [00022] “Phase-frequency detector 54 controls charge pump 16 which charges or discharges loop filter 18 in response to phase differences between the feedback and input paths detected by phase-frequency detector 54.” | 对比文件确实公开了相位频率检测器（PFD）54，用于检测反馈路径与输入路径之间的相位差。然而，目标专利中PFD的作用是“针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差”。这预设了存在由更新电路生成的、具有特定时序关系的脉冲对（特征H和I）。对比文件中的PFD 54是直接比较分频后的参考时钟和反馈时钟，而非比较一对内部生成的、具有固定延迟关系的脉冲。两者比较的对象和信号性质不同。因此，虽然对比文件公开了PFD，但其具体工作方式和作用环境与技术特征J的描述不符，该技术特征未被公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。《未公开》 | [00022] “Phase-frequency detector 54 controls charge pump 16 which charges or discharges loop filter 18 in response to phase differences...” | 对比文件中，电荷泵16和环路滤波器18可以看作是一个电压偏置控制器，它们响应PFD 54检测到的相位误差来更新控制电压VCTL。然而，如对特征J的分析，这个更新过程是基于对分频时钟的连续相位比较，而非基于“每个脉冲对”。目标专利中“用于每个脉冲对”的限定将更新动作与特征H中的脉冲对生成机制绑定。由于该机制未被公开，因此该限定下的“电压偏置控制器”的功能在对比文件中没有对应。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | 无对应内容。 | 该特征是对特征H的进一步限定，增加了脉冲对生成速率可编程（通过调整N）的特点。由于特征H（生成脉冲对的更新电路）本身未被公开，且对比文件中不存在可编程地降低相位/电压更新速率以节省功耗的概念，因此该特征也未被公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 无对应内容。 | 该特征是基于特征C、D、L的进一步具体化。由于对比文件中不存在“更新控制器”、“基于数据率调整”、“脉冲对生成”以及“可编程的N”这些基础概念，因此这种根据数据率设置N值的具体映射关系在对比文件中没有任何公开依据。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。《未公开》 | 无对应内容。 | 目标专利中的“第二延迟电路”（从延迟电路）是一个数字或混合信号延迟线，其总延迟是基本“步进延迟”（由一个延迟单元的延迟定义）的整数倍，可通过选择不同数量的延迟单元来实现。对比文件中的“第二延迟电路”（VCO 40）是一个模拟压控振荡器，其输出频率（或周期，即延迟）是受电压连续调谐的，并非由一个离散的“步进延迟”的整数倍构成。虽然对比文件的分频器链（如24,25,26）可以实现分频（即引入离散的、成倍的周期延迟），但这些分频器是用于降低频率以便于相位比较，并非一个其延迟受电压偏置控制且延迟量为步进延迟整数的“延迟电路”。因此，该技术特征未被对比文件公开。 |
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