对比文件名称：2007-12-20_US2007291828A_发明申请_US20070291828A1 Transceiver clock architecture with transmit PLL and receive slave delay lines
目标专利名称：259用于存储器接口中的延迟控制的方法和设备CN106663462B
模型名称：DeepSeek-R1
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**<br>包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，<br>**《隐含公开》** | 说明书第[0023]段：“A final value of the control voltage (Vctrl) 212 is passed to slave delay line 230. ... adjusting of Vctrl 212 is performed to generate a frequency and phase lock between Tx clock signal 226/232 and reference clock signal 106.”<br>说明书第[0026]段：“correction circuit 214 adjusts Vctrl signal 212 until a phase and frequency of a divided transmitter clock signal matches a frequency and phase of reference clock signal 106.” | 对比文件公开了相位锁定环（PLL）210，其包含校正电路214（相位频率检测器、电荷泵等），该电路通过调整控制电压（Vctrl）212来锁定发射时钟信号与参考时钟信号的相位和频率。该控制电压Vctrl 212被提供给从延迟线（SDL）230。PLL 210作为“第一延迟电路”，其“更新”控制电压Vctrl 212的行为是其锁定环路工作的内在要求和必然过程，即为了达成和维持锁定，必须持续（以某种速率）调整并输出该电压偏置。虽然对比文件未明确使用“更新速率”这一术语，但本领域技术人员能够毫无疑义地理解，PLL环路为达成锁定而工作的过程，必然伴随以一定速率对控制电压的调整和更新。因此，对比文件隐含公开了技术特征A。 |
| **技术特征B**<br>其中所述电压偏置控制所述第二延迟电路的延迟<br>**《直接公开》** | 说明书第[0028]段：“control voltage 212 is provided to slave delay lines 230 ... delay cell circuits 240 of each slave delay line 230 are matched with delay cell circuit 222 of VCO 220 of PLL 210.”<br>说明书第[0024]段：“In response to Vctrl signal 212, SDL 230, which may include a delay cell circuit, including a plurality of delay buffers, may be configured as dictated by the Vctrl voltage 212 to generate a receiver (Rx) clock signal 236...” | 对比文件明确记载了来自PLL 210的控制电压（Vctrl）212被提供给从延迟线（SDL）230，并且SDL 230中的延迟单元电路240根据该Vctrl电压212进行配置，以生成接收时钟信号。这直接、明确地公开了由第一延迟电路（PLL）提供的电压偏置（Vctrl）控制着第二延迟电路（SDL）的延迟。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**<br>以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，<br>**《未公开》** | 无对应内容。 | 对比文件描述了PLL 210基于参考时钟106调整控制电压Vctrl 212以锁定发射时钟，并将该Vctrl提供给SDL 230。然而，对比文件全文未提及存在一个“更新控制器”，更未提及该控制器能够基于“被第二延迟电路延迟的信号的数据率”（例如接收数据的数据率）来调整PLL（第一延迟电路）更新其控制电压的“速率”。PLL 210的环路工作（即更新Vctrl）是连续、自动的，其“速率”由环路带宽等固有特性决定，并未被描述为可根据外部信号（如数据率）进行编程调整。因此，该技术特征未被对比文件公开。 |
| **技术特征D**<br>其中所述数据率指示所述存储器接口的数据率操作。<br>**《未公开》** | 无对应内容。 | 该特征是对技术特征C中“数据率”的进一步限定，解释其指示的是存储器接口的数据率操作。对比文件涉及的是收发器时钟架构（用于芯片间点对点链路，如CSI、PCI-E等），并非针对“存储器接口”（如DDR DRAM接口）。因此，该限定特征未被对比文件公开。 |
| **技术特征E**<br>其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。<br>**《未公开》** | 无对应内容。 | 该特征是技术特征C的具体实施方式，描述了更新控制器根据不同的数据率（高低）设置不同的更新速率（慢快）。如对特征C的论述，对比文件根本未公开基于数据率调整更新速率的概念，因此该具体实施方式也未被公开。 |
| **技术特征F**<br>其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。<br>**《未公开》** | 说明书第[0026]段：“correction circuit 214 adjusts Vctrl signal 212 until a phase and frequency of a divided transmitter clock signal matches a frequency and phase of reference clock signal 106.” | 对比文件公开了第一延迟电路（PLL 210）基于参考时钟106来更新电压偏置（Vctrl 212）。然而，对比文件中的PLL是典型的模拟/数字混合锁相环，其电压偏置的更新（通过电荷泵充放电）本质上是连续或近似连续的，以跟踪相位误差。对比文件完全没有提及“每N个参考时钟周期更新一次”这种离散的、可编程的更新模式，更没有提及一个可以调整整数N的“更新控制器”。因此，该技术特征未被对比文件公开。 |
| **技术特征G**<br>其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**《未公开》** | 无对应内容。 | 该特征是技术特征F的具体实施方式，将调整N与数据率相关联。由于对比文件未公开技术特征F中“每N个周期更新”及“调整N”的概念，因此该关联特征也未被公开。 |
| **技术特征H**<br>其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期<br>**《未公开》** | 无对应内容。 | 对比文件中的第一延迟电路（PLL 210）包括相位频率检测器（PFD）、电荷泵（CP）、低通滤波器（LPF）和压控振荡器（VCO）等。其工作原理是PFD连续比较参考时钟和反馈时钟的相位差，输出UP/DOWN信号驱动电荷泵，从而连续调整控制电压。对比文件完全没有描述一个“更新电路”，该电路以离散的间隔（针对每次更新）从参考时钟生成具有特定时序关系（延迟约一个周期）的脉冲对。因此，该技术特征未被对比文件公开。 |
| **技术特征I**<br>压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量<br>**《直接公开》** | 说明书第[0026]段：“PLL 210 ... may include a voltage controlled oscillator (VCO) 220 comprised of delay cell circuit 222. ... delay cell circuit 222 includes a plurality of variable delay buffers, which are controlled by control voltage (Vctrl) 212.” | 对比文件公开的PLL 210中包含压控振荡器（VCO）220，其由延迟单元电路222构成，该电路的延迟由控制电压（Vctrl）212控制。VCO的功能就是产生一个周期（即延迟时间）由控制电压控制的振荡信号。虽然对比文件中VCO处理的信号不是“脉冲对中的第二脉冲”，但其作为“压控延迟电路”的核心属性——延迟量由电压偏置控制——被直接公开。本领域技术人员可以理解，VCO或其内部的延迟链本质上是一种压控延迟电路。因此，技术特征I被直接公开。 |
| **技术特征J**<br>相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差<br>**《直接公开》** | 说明书第[0025]段：“PLL 210, as further illustrated in FIG. 2, may include correction block 214, which may include a phase and frequency detector (PFD)...”<br>说明书第[0026]段：“correction circuit 214 adjusts Vctrl signal 212 until a phase and frequency of a divided transmitter clock signal matches a frequency and phase of reference clock signal 106.” | 对比文件明确公开了PLL 210中包含相位频率检测器（PFD，属于校正块214的一部分）。其功能是检测参考时钟信号与经过分频的发射时钟信号（即经VCO产生并分频后的反馈信号）之间的相位（和频率）误差。虽然对比文件中PFD比较的两个信号不是“脉冲对中的第一脉冲”和“经延迟第二脉冲”，但其核心功能“检测两个信号之间的相位误差”被直接公开。该功能是PLL实现锁定的基础。因此，技术特征J被直接公开。 |
| **技术特征K**<br>以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。<br>**《隐含公开》** | 说明书第[0025]段：“PLL 210, as further illustrated in FIG. 2, may include correction block 214, which may include a phase and frequency detector (PFD), a charge pump (CP) and a low pass filter (LPF).”<br>说明书第[0026]段：“correction circuit 214 adjusts Vctrl signal 212 until a phase and frequency of a divided transmitter clock signal matches a frequency and phase of reference clock signal 106.” | 对比文件公开了PLL的校正电路214包括PFD、电荷泵（CP）和低通滤波器（LPF）。电荷泵和低通滤波器共同作用，根据PFD输出的相位误差信号（UP/DOWN）来生成并调整控制电压Vctrl 212。这构成了一个“电压偏置控制器”，其基于检测到的相位误差来更新电压偏置。虽然对比文件中该更新过程是连续的，且并非针对“每个脉冲对”，但其“基于相位误差更新电压偏置”的基本原理和装置已被公开。本领域技术人员能够毫无疑义地从对比文件推断出存在实现此功能的电路模块。因此，技术特征K被隐含公开。 |
| **技术特征L**<br>其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。<br>**《未公开》** | 无对应内容。 | 该特征是对技术特征H中“更新电路”工作速率的进一步限定。如对特征H的论述，对比文件未公开“更新电路”及其生成“脉冲对”的功能，因此更未公开该电路以可编程的“每N个周期一个脉冲对”的速率工作。因此，该技术特征未被对比文件公开。 |
| **技术特征M**<br>其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**《未公开》** | 无对应内容。 | 该特征是技术特征L的具体实施方式，将调整N与数据率相关联。由于对比文件未公开技术特征L中“以每N个周期生成脉冲对并调整N”的概念，因此该关联特征也未被公开。 |
| **技术特征N**<br>其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。<br>**《隐含公开》** | 说明书第[0024]段：“SDL 230, which may include a delay cell circuit, including a plurality of delay buffers...”<br>说明书第[0028]段：“delay cell circuits 240 of each slave delay line 230 are matched with delay cell circuit 222 of VCO 220 of PLL 210.”<br>图2示出了SDL 230包含延迟单元电路240。 | 对比文件公开了第二延迟电路（SDL 230）包含一个延迟单元电路240，该电路由多个延迟缓冲器构成，并且其延迟由来自PLL的控制电压Vctrl 212控制。本领域技术人员知晓，这种由电压控制基本延迟单元构成的电路，其基本单元（如一个缓冲器）的延迟可被视为“步进延迟”。通过串联多个这样的基本单元或通过选择不同抽头点（如图2所示SDL可能具有的），可以实现步进延迟的整数倍延迟。虽然对比文件没有明确使用“步进延迟”和“倍数”这些词，但其公开的SDL结构（匹配VCO的延迟单元电路，包含多个缓冲器）必然隐含了其延迟是由一个受电压控制的基本延迟单元（步进延迟）的整数倍所构成这一技术方案。因此，技术特征N被对比文件隐含公开。 |
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