对比文件名称：2010-02-11_US2010033217A_发明申请_US20100033217A1 Delayed-Locked Loop with power-saving function
目标专利名称：用于存储器接口中的延迟控制的方法和设备CN106663462B
本次调用的模型名称：专利创造性评估模型
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，《隐含公开》 | 对比文件第[0016]段：“The voltage controlling module 230 comprises a capacitor CX... The voltage controlling module 230 controls the magnitude of the voltage VX to adjust the phase difference PD.”；第[0018]段：“when the voltage controller 212 receives the control signal SUP, the voltage controller 212 sources the current IP... to increase the voltage VX; instead, when the voltage controller 212 receives the control signal SDN, the voltage controller 212 sinks the current IP... to decrease the voltage VX.”；第[0019]段：“when the control end C3 of the voltage controller 212 receives the turn-off signal SCKE, the voltage controller 212 does not source/sink the current IP to/from the capacitor CX.” | 对比文件公开了DLL 210，其包含电压控制模块230（对应于“第一延迟电路”），该模块通过电压控制器212向电容CX输出或抽取电流IP来调整电压VX（对应于“提供电压偏置”）。根据相位检测器211输出的控制信号SUP/SDN，电压控制器212会进行充电或放电操作以更新电压VX，这个操作的频率或时机即为“更新速率”。虽然对比文件没有明确说明一个固定的“更新速率”，但其电压偏置的更新行为是基于相位误差检测（SUP/SDN信号）而发生的，这隐含了存在一个更新机制和速率。当接收到SCKE信号时，更新会停止，这进一步证明了更新速率是可以被控制的。因此，对比文件隐含公开了第一延迟电路提供并更新电压偏置的技术特征。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟《直接公开》 | 对比文件第[0017]段：“The VCDL 213 controls the phase difference PD between the delayed clock signal CLKD and the clock signal CLK, according to the voltage VX of the capacitor CX.” | 对比文件明确记载了VCDL 213（压控延迟环路，对应于“第二延迟电路”）根据电容CX上的电压VX（对应于“电压偏置”）来控制输出时钟信号CLKD与输入时钟信号CLK之间的相位差PD，即电压VX控制VCDL 213的延迟。这与技术特征B的作用完全相同。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，《未公开》 | 对比文件第[0019]段：“the control end C3 of the voltage controller 212 is utilized to receive the turn-off signal SCKE.”；第[0020]段：“when the control end C3 of the voltage controller 212 receives the turn-off signal SCKE, the voltage controller 212 does not source/sink the current IP to/from the capacitor CX.” | 对比文件中的电压控制器212（或其中的电流控制器2121）根据外部“关闭信号（SCKE）”来控制是否对电压偏置进行更新。SCKE信号的作用是控制DRAM 220进入低功耗模式，其并非目标专利中“被第二延迟电路延迟的信号的数据率”。数据率指的是数据传输的速率（如DDR的频率），而SCKE是一个控制电源状态的使能信号。两者在技术领域、作用和技术效果上均不相同。对比文件完全没有提及基于数据率（data rate）来调整更新速率。因此，技术特征C未被对比文件公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。《未公开》 | 对比文件中未找到相关内容。 | 对比文件涉及的是DRAM系统中的DLL，但说明书并未描述任何基于“存储器接口的数据率操作”来调整DLL内部参数（如更新速率）的技术内容。该技术特征限定了数据率的具体含义，是目标专利实现动态功耗性能权衡的关键上下文。对比文件未公开此特征。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。《未公开》 | 对比文件中未找到相关内容。 | 对比文件仅公开了根据SCKE信号“开启”或“关闭”更新操作（或根据相位误差大小间歇性开启更新），并没有公开根据不同的数据率（如高低数据率）来设置不同更新速率（如快慢更新速率）的具体方案。技术特征E是技术特征C的具体实施方式，由于C未被公开，E也未被公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | 对比文件中未找到相关内容。 | 对比文件中的电压偏置更新是由相位检测器211的输出（SUP/SDN信号）触发的，其更新频率取决于相位误差出现的频率，而非一个基于参考时钟周期计数的、可编程为每N个周期更新一次的固定速率。对比文件没有公开“每N个参考时钟周期更新一次”的可编程更新速率机制，也没有公开可调整的整数N。因此，技术特征F未被公开。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 对比文件中未找到相关内容。 | 该技术特征是技术特征C和F的结合与具体化。由于对比文件既未公开基于数据率调整更新速率（C），也未公开基于参考时钟周期可编程的更新间隔N（F），因此该特征G也未被公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期《未公开》 | 对比文件中未找到相关内容。 | 对比文件中的电压控制模块230包含相位检测器211和电压控制器212，其工作方式是相位检测器直接比较参考时钟CLK和延迟时钟CLKD，并输出SUP或SDN信号。没有描述任何从参考时钟生成特定脉冲对（如Q和ZQ脉冲）的“更新电路”。技术特征H是目标专利中实现可编程更新速率的具体电路架构，对比文件未公开此架构。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量《未公开》 | 对比文件第[0017]段：“The VCDL 213 controls the phase difference PD... according to the voltage VX...” | 对比文件公开了VCDL 213作为一个压控延迟电路，其延迟由电压VX控制。**但是**，技术特征I限定了该压控延迟电路的作用对象是“每个脉冲对中的所述第二脉冲”。由于对比文件根本未公开“脉冲对”（技术特征H），因此也就没有公开将脉冲对中的第二脉冲进行延迟的特定电路配置。VCDL 213延迟的是整个参考时钟信号CLK，而非脉冲对中的特定脉冲。因此，技术特征I未被对比文件公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差《直接公开》 | 对比文件第[0018]段：“The phase detector 211, according to the phase difference between the clock signal CLK and the delayed clock signal CLKD, outputs the control signals SUP or SDN...” | 对比文件明确公开了相位检测器211，其被配置成检测参考时钟信号CLK与经VCDL 213延迟后的时钟信号CLKD之间的相位差（相位误差），并输出相应的控制信号SUP或SDN。虽然目标专利中检测的是脉冲对之间的相位差，而对比文件检测的是连续时钟信号之间的相位差，但两者在“检测两个信号之间的相位误差”这一核心功能和所起的作用（为电压偏置更新提供误差信号）上是相同和等同的。因此，技术特征J被对比文件直接公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。《直接公开》 | 对比文件第[0018]段：“when the voltage controller 212 receives the control signal SUP, the voltage controller 212 sources the current IP... to increase the voltage VX; instead, when the voltage controller 212 receives the control signal SDN, the voltage controller 212 sinks the current IP... to decrease the voltage VX.” | 对比文件明确公开了电压控制器212，其根据相位检测器211输出的、代表相位误差的控制信号SUP或SDN，来对电容CX进行充电或放电，从而更新电压VX。这完全对应于“基于检测到的相位误差来更新电压偏置”的技术特征。尽管目标专利中更新是针对“每个脉冲对”，而对比文件中更新是针对每个相位检测周期，但“基于相位误差更新电压偏置”这一核心控制原理和作用是相同的。因此，技术特征K被对比文件直接公开。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | 对比文件中未找到相关内容。 | 该技术特征依赖于“更新电路”和“脉冲对”的存在，并限定了脉冲对生成的可编程速率。如对特征H和F的分析，对比文件均未公开这些内容。因此，技术特征L未被公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 对比文件中未找到相关内容。 | 该技术特征是技术特征C、F、L的具体结合与延伸。由于对比文件未公开基于数据率调整更新速率（C）、可编程的更新周期N（F）以及生成脉冲对的更新电路（L），因此该特征M也未被公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。《未公开》 | 对比文件中未找到相关内容。 | 对比文件仅描述了VCDL 213的延迟受电压VX控制，从而产生一个相位差PD。但并未揭示VCDL 213的内部结构是否由具有固定“步进延迟”的延迟单元构成，也未说明其延迟量是“步进延迟的倍数”。目标专利中从延迟电路（如图4）使用延迟链和多路复用器来实现步进延迟倍数的可调延迟，这是其具体实现方式。对比文件没有公开或暗示这种基于步进延迟倍数的离散化延迟控制架构。因此，技术特征N未被公开。 |
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