对比文件名称：2010-08-03_US7768331B_发明授权_US07768331B1 State-retentive master-slave flip flop to reduce standby leakage current
目标专利名称：具有降低的保留电压的触发器CN105122646B
本次调用的模型名称：深度分析模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A《直接公开》** | [0022] "Transfer gate control circuitry 114, as depicted in FIG. 1, includes nand gate 101, with inputs CLK 101A and firewall_bar 101B. Based on the logic levels of inputs CLK 101A and firewall_bar 101B, the output of nand gate 101 and inverter 102 control the state of transfer gates 106 and 109 and clocked-inverters 107 and 110." | 对比文件图1公开了与非门101，其接收时钟信号CLK 101A和控制信号firewall_bar 101B。其输出和经反相器102后的输出（即时钟信号经门控和延迟的版本）用于控制传输门106、109和钟控反相器107、110。该与非门101和反相器102的组合功能上等同于目标专利中“响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门”（虽然逻辑门类型不同，但功能是实现对时钟信号的受控反相和延迟）。本领域技术人员可以毫无疑义地理解，通过简单的逻辑门替换（如将与非门替换为或非门加反相器）或直接将其视为实现相同功能的逻辑电路，该特征已被公开。 |
| **特征B《直接公开》** | [0028] "Master flip flop 215 includes nor gate 208 and clocked-inverter 207. The input of nor gate 208 is coupled to the output of transfer gate 206." | 对比文件图2公开了主触发器215（即主控级），其包括由传输门206门控的数据输入（来自反相器203），并且主触发器215包括用于驱动其输出的第二逻辑门，即或非门208。该或非门208的输入之一耦合到传输门206的输出，其输出驱动主控级输出并连接到传输门209。因此，对比文件直接公开了具有由第一传送门门控的数据输入的主控级，且该主控级包括用于驱动主控级输出的第二逻辑门（或非门）。 |
| **特征C《直接公开》** | [0028] "The output of nor gate 208 is coupled to both the input of transfer gate 209 and the input of clocked-inverted 207." <br> [0029] "Slave flip flop 216... One input of nand gate 211 is coupled to the output of slave flip flop via transfer gate 209" | 对比文件图2明确公开了从触发器216（即从动级），其通过第二传输门209耦合到主触发器215（即主控级）的输出（即或非门208的输出）。因此，该特征被对比文件直接公开。 |
| **特征D《隐含公开》** | [0029] "In active mode operation, when CLK 210A becomes a logic high, the output of nand gate 201 becomes a logic low and the output of inverter 202 becomes a logic high... Transfer gate 206 turns on..." <br> [0030] "...when CLK 210A becomes a logic low, the output of nand gate 201 becomes a logic high and the output of inverter 202 becomes a logic low. Transfer gate 206 turns off..." | 特征D要求第一传送门响应于反相经延迟时钟信号被解除断言而打开。在对比文件中，第一传输门206的开关由与非门201和反相器202的输出控制。根据说明书[0029]-[0030]段的描述，在主动模式下，当时钟CLK为高时，与非门201输出低（反相器202输出高），传输门206关闭；当时钟CLK为低时，与非门201输出高（反相器202输出低），传输门206打开。与非门201的输出可被视为“反相经延迟时钟信号”（相对于原始时钟CLK）。当此信号为高（即被“断言”）时，传输门206打开；为低（被“解除断言”）时，传输门206关闭。这与目标专利的表述“响应于...被解除断言而被打开”在逻辑电平的对应关系上不完全一致。然而，本领域技术人员可以理解，传输门的开启/关闭逻辑取决于其控制极的具体设计（例如，使用传输门还是传输门加反相控制），通过简单的逻辑调整或选择适当的控制电平，完全可以实现当控制信号解除断言时打开传输门的功能。因此，该特征所体现的“由第一逻辑门产生的信号控制第一传输门开闭”的核心思想已被对比文件公开，其具体逻辑电平关系属于本领域的常规设计选择，可以认为被隐含公开。 |
| **特征E《隐含公开》** | [0029] "...when CLK 210A becomes a logic high... Transfer gate 209 is turned off..." <br> [0030] "...when CLK 210A becomes a logic low... Transfer gate 209 is turned on..." | 特征E要求第二传送门响应于反相经延迟时钟信号被解除断言而被关闭。在对比文件中，第二传输门209的开关同样由与非门201和反相器202的输出控制。根据[0029]-[0030]段，当时钟CLK为高时，与非门201输出低（反相器202输出高），传输门209关闭；当时钟CLK为低时，与非门201输出高（反相器202输出低），传输门209打开。与特征D同理，与非门201的输出（反相经延迟时钟信号）为低（解除断言）时，传输门209关闭。虽然逻辑电平的对应关系可能因具体电路设计而异，但“由第一逻辑门产生的信号控制第二传输门开闭”这一核心技术手段已被对比文件公开。本领域技术人员能够合理推断出通过调整控制逻辑来实现所述功能，因此该特征被隐含公开。 |
| **特征F《直接公开》** | [0029] "The two inputs of nor gate 208 serve as the inputs of master flip flop 215. One input of nor gate 208 is coupled to the output of transfer gate 206 and the other input is coupled to the output of nor gate 218. The output of inverter 217 is coupled to one of the inputs of nor gate 218, while the remaining input of nor gate 218 is coupled to an asynchronous reset signal. Setting the asynchronous reset signal to a logic low sets the output values of the master and slave flip flops to zero regardless of the state of the clock edge." | 对比文件图2公开了主控级中的第二逻辑门（或非门208）的另一个输入连接到另一个或非门218的输出，而或非门218的输入接收异步复位信号（asynchronous reset signal）。当该异步复位信号被断言（置为逻辑低）时，无论时钟状态如何，主从触发器的输出值都被设置为零（即复位模式）。这明确公开了第二逻辑门（或非门208）响应于控制信号（异步复位信号）的断言来控制触发器的模式（复位模式）。 |
| **特征G《隐含公开》** | [0029] "Setting the asynchronous reset signal to a logic low sets the output values of the master and slave flip flops to zero regardless of the state of the clock edge." | 特征G限定了触发器的模式选自设置模式和重置模式的集合。对比文件明确公开了通过异步复位信号实现“重置模式”（见[0029]段）。虽然对比文件说明书未明确描述“设置模式”，但“设置”和“重置”是数字电路中触发器/锁存器的两种基本工作模式（即将输出强制为1或0）。本领域技术人员知晓，通过将复位逻辑中的或非门替换为与非门，并相应改变控制信号的有效电平，即可将电路从响应复位信号改为响应置位信号，从而实现“设置模式”。因此，对比文件公开的“重置模式”暗示了触发器可以具有“设置模式”这一可选模式，属于本领域技术人员能够合理推断出的等同替换，故该特征被隐含公开。 |
| **特征H《直接公开》** | [0028] "Master flip flop 215 includes nor gate 208..." <br> [0029] "...the remaining input of nor gate 218 is coupled to an asynchronous reset signal." | 特征H进一步限定控制信号包括重置信号，且第二逻辑门包括或非门。对比文件图2中，控制信号明确为异步复位信号（asynchronous reset signal），即重置信号；并且主控级中的第二逻辑门正是或非门208。因此，该特征被对比文件直接公开。 |
| **特征I《隐含公开》** | [0022] "Transfer gate control circuitry 114, as depicted in FIG. 1, includes nand gate 101, with inputs CLK 101A and firewall_bar 101B." | 特征I限定控制信号被配置成提供到多个触发器电路。对比文件说明书未明确记载控制信号（如firewall_bar或复位信号）被提供到多个触发器电路。然而，在集成电路设计中，时钟信号、复位信号、使能信号等全局或局部控制信号共享给多个触发器电路是极其常见和常规的设计实践，目的是简化布线、节省面积并确保同步性。本领域技术人员阅读对比文件后，完全可以合理推断出这样的控制信号可以并且很可能会被配置为提供给多个触发器电路，以实现统一的待机或复位控制。因此，该特征被隐含公开。 |
| **特征J《未公开》** | 无对应内容。 | 特征J限定了从动级包括反相器，并且该反相器的输入被耦合到两个串联耦合的上拉晶体管。对比文件图1和图2的从动级（116或216）中，输出反相器（112或212）的输入并未被描述为直接耦合到两个串联耦合的上拉晶体管。对比文件的从动级结构包含钟控反相器（110或210）和逻辑门（如与非门211），但未描述目标专利图2实施例中那种具体的、连接到反相器输入的两个串联上拉晶体管（PMOS）结构。因此，对比文件未公开该特征。 |
| **特征K《未公开》** | 无对应内容。 | 特征K进一步限定了两个串联上拉晶体管的宽度大于两个串联下拉晶体管的宽度。由于对比文件未公开特征J中所述的具体晶体管串联结构，自然也就未公开这些晶体管之间的宽度比例关系。因此，该特征未被公开。 |
| **特征L《未公开》** | 无对应内容。 | 特征L限定了两个串联下拉晶体管的宽度约等于制造规则所准许的最小宽度。同上，由于对比文件未公开所述的具体晶体管串联结构，因此该特征未被公开。 |
| **特征M《未公开》** | 无对应内容。 | 特征M限定控制信号包括设置信号，并且逻辑门包括与非门。对比文件公开的控制信号是复位信号（特征H已确认）和用于待机控制的firewall_bar信号，未提及“设置信号”。此外，主控级中的第二逻辑门在对比文件公开的复位实施例中是或非门（特征H），而非与非门。虽然特征G论证了“设置模式”可能被隐含公开，但该特征明确将“控制信号包括设置信号”与“逻辑门包括与非门”这两个限定条件结合在一起。对比文件没有公开将与非门用作主控级中响应于设置信号的第二逻辑门的实施例。因此，该特征未被公开。 |
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