对比文件名称：2002-06-28_JP2002185309A_发明专利_JP2002185309A Data holding circuit, semiconductor device and method for designing the same
目标专利名称：307具有降低的保留电压的触发器CN105122646B
本次调用的模型名称：GPT-4
作为资深专利代理师，我将根据目标专利说明书和权利要求，结合对比文件的内容，进行技术特征的公开性评估。目标专利的核心在于一种通过特定时钟控制逻辑（如或非门133和反相器109生成经延迟/反相经延迟时钟信号）来避免在从动级中使用重置晶体管，从而在保留模式降低漏泄电流和功耗的触发器电路。对比文件JP2002185309A主要涉及通过多个触发器结合多数决逻辑或误脉冲除去电路来防止α射线引起误动作的数据保持电路，其技术领域、解决的技术问题和技术方案均与目标专利有显著不同。
以下为特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门 <br> **判断结果：未公开** | 无相应引用。对比文件中未描述响应于时钟信号和控制信号以形成反相经延迟时钟信号的逻辑门。 | 根据目标专利说明书[0034]，第一逻辑门为或非逻辑门133，其响应于时钟信号103和控制信号104，输出时钟信号103的经选择性地门控的反相版本。对比文件的核心在于使用多个触发器及多数决逻辑或误脉冲除去电路来提高抗α射线干扰能力。虽然对比文件[0043]提到了传输门由时钟信号CK控制，[0048]-[0049]描述了误脉冲除去电路（EPC）在输入不一致时输出高阻抗，但其电路目的、结构和功能均与目标专利中用于生成特定时钟控制信号以管理主/从级传输门的第一逻辑门（或非门133）不同。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出该技术特征。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门 <br> **判断结果：隐含公开 (b)** | [0043]【００４３】図５（Ａ）に示されているフリップフロップＦＦは、入力取込み用のインバータＩＮＶ１および伝送ゲートＴＧ１と、出力用のインバータＩＮＶ２と、帰還用のインバータＩＮＶ３および伝送ゲートＴＧ２と、クロック用インバータＩＮＶ４，ＩＮＶ５とから構成されており、伝送ゲートＴＧ１とＴＧ２はクロック信号ＣＫによって相補的にオン、オフ動作され、伝送ゲートＴＧ１がオンされると入力端子Ｄの信号を取り込み、ＴＧ２がオンされるとＴＧ１がオフされて出力インバータＩＮＶ２と帰還インバータＩＮＶ３とによってデータが保持される。 <br> （译文：图5(A)所示的触发器FF由用于输入捕获的反相器INV1和传输门TG1、用于输出的反相器INV2、用于反馈的反相器INV3和传输门TG2、以及用于时钟的反相器INV4、INV5构成。传输门TG1和TG2由时钟信号CK互补地进行导通、关断操作，当传输门TG1导通时，取入输入端子D的信号，当TG2导通时TG1关断，通过输出反相器INV2和反馈反相器INV3来保持数据。） | 对比文件[0043]公开了一种触发器（FF），其包括由传输门（TG1）门控的数据输入（D），这对应于“具有由第一传送门门控的数据输入的触发器的主控级”。该触发器结构（图5(A)）是一种常见的锁存器或主从触发器中的一级，可以视为构成了触发器的主控级部分。虽然该段落未明确提及“用于驱动主控级输出的第二逻辑门”，但其中描述的输出反相器INV2和反馈反相器INV3共同构成了一个锁存器，其输出（由INV2驱动）即为该主控级的输出。在更广义的电路理解中，反相器INV2是实现逻辑功能（反相）的单元，可以视为一种“逻辑门”。因此，本领域技术人员通过阅读对比文件，有可能合理推断出触发器的主控级包含由传输门门控的输入以及一个驱动输出的逻辑元件（如反相器）。尽管目标专利中的“第二逻辑门”（如或非门122）具有特定控制功能（响应控制信号），但对比文件至少部分公开了主控级具有传送门门控输入和输出驱动逻辑的基本结构框架。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级 <br> **判断结果：直接公开 (C)** | [0043]【００４３】（接上）...図５（Ｃ）に示されているフリップフロップＦＦは、図５（Ａ）に示されているフリップフロップの後段に図５（Ｂ）に示されているフリップフロップＦＦを接続することにより、マスタ・スレーブ構成のフリップフロップとしたものである。 <br> （译文：...图5(C)所示的触发器FF，是通过在图5(A)所示的触发器后级连接图5(B)所示的触发器FF，从而构成主从结构的触发器。） | 对比文件[0043]明确公开了“マスタ・スレーブ構成のフリップフロップ”，即主从结构的触发器。在主从触发器中，从动级（slave）必然耦合到主控级（master）的输出。图5(A)和图5(B)所示的单个触发器单元均包含传输门（如TG1）。当它们按照图5(C)连接形成主从结构时，后级的触发器（即从动级）的输入必然通过其自身的传输门（相当于“第二传送门”）耦合到前级触发器（即主控级）的输出。本领域技术人员能够毫无疑义地从对比文件描述的“主从结构”中得出“从动级由第二传送门耦合到主控级的输入”这一技术特征。这与目标专利中从动级102通过传输门127耦合到主控级101的输出在结构原理上相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开， <br> **判断结果：未公开** | 无相应引用。对比文件中未描述传送门响应于“反相经延迟时钟信号”的“解除断言”而打开。 | 目标专利中，“第一传送门”指主控级101的传输门121，其响应于“反相经延迟时钟信号”（由或非门133输出）被解除断言（即当控制信号104为逻辑零且时钟信号103为逻辑零时，或非门133输出为逻辑一，打开传输门121）而被打开。对比文件中，传输门（如TG1）由时钟信号CK直接或通过反相器控制其通断（见[0043]），并未涉及由“反相经延迟时钟信号”控制，更未涉及“解除断言”这一特定控制逻辑。对比文件的误脉冲除去电路（EPC）输出高阻抗的条件（输入不一致）也与时钟信号的“解除断言”概念不同。因此，对比文件既未直接公开也未隐含公开该技术特征。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭， <br> **判断结果：未公开** | 无相应引用。对比文件中未描述传送门响应于“反相经延迟时钟信号”的“解除断言”而关闭。 | 目标专利中，“第二传送门”指从动级102的传输门127，其响应于“反相经延迟时钟信号”被解除断言（逻辑一）而关闭。与特征D同理，对比文件中传输门的控制基于直接时钟信号，未公开基于“反相经延迟时钟信号”且与“解除断言”状态关联的关闭机制。因此，对比文件未公开该技术特征。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式， <br> **判断结果：未公开** | 无相应引用。对比文件中触发器的操作模式（如数据锁存）主要由时钟信号控制，未描述由独立的控制信号（如重置或设置）断言来控制触发器模式（如重置模式）的第二逻辑门。 | 目标专利中，“第二逻辑门”指主控级101中的或非逻辑门122（或图3中的与非门304），其响应于控制信号104（重置或设置信号）的断言（逻辑一）来强制输出特定值，从而控制触发器进入重置或设置模式。对比文件中的触发器是标准的数据锁存/传输单元，其功能是在时钟控制下捕获和保持数据，并未集成用于响应外部控制信号以改变操作模式（如强制输出重置或设置值）的额外逻辑门。因此，对比文件未公开该技术特征。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合。 <br> **判断结果：未公开** | 无相应引用。对比文件全文未提及触发器的“设置模式”或“重置模式”。 | 目标专利说明书[0030]、[0047]等描述了触发器具有重置模式（异步重置）或设置模式。对比文件专注于通过冗余和表决机制防止α射线引起的软错误，其触发器的模式是正常的数据锁存/保持模式，不涉及通过控制信号主动将触发器输出强制为特定逻辑值的“设置”或“重置”模式。因此，对比文件未公开该技术特征。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。 <br> **判断结果：未公开** | 无相应引用。对比文件中不存在作为“重置信号”的控制信号，也未描述在主控级中使用或非门作为响应此类信号的第二逻辑门。 | 该技术特征是特征F和B的进一步限定。目标专利中，当控制信号104是重置信号时，第二逻辑门122是或非门（见图1）。对比文件未公开任何与“重置信号”对应的控制信号，其触发器电路中也未包含用于响应此类信号的或非门。因此，对比文件未公开该技术特征。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路。 <br> **判断结果：未公开** | 无相应引用。对比文件中未描述将特定的控制信号（如重置信号）提供到多个触发器电路。 | 目标专利说明书[0037]提到，时钟路径的或非逻辑门133和反相器109可以被耦合到多个重置触发器。对比文件虽然描述了多个触发器（如FF1-FF3）接收相同的时钟信号或数据信号，但并未描述将用于控制触发器模式（如重置）的特定控制信号配置成提供到多个触发器电路。因此，对比文件未公开该技术特征。 |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。 <br> **判断结果：未公开** | 无相应引用。对比文件[0046]描述了多数决逻辑电路（MJR）中包含串联的pMOS晶体管，但该电路并非触发器的从动级，且其结构目的与目标专利的从动级反相器输入耦合不同。 | 目标专利中，从动级102包括反相器128，其输入节点138耦合到两个串联的pMOS上拉晶体管131和132（见图1）。对比文件中的触发器单元（如图5）的从动级（如果视为图5(C)的后级）包含反相器，但未描述其输入耦合到“两个串联耦合的上拉晶体管”。对比文件[0046]的多数决逻辑电路有串联的pMOS管，但那是表决电路，不是触发器的从动级结构。因此，对比文件未公开该技术特征。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。 <br> **判断结果：未公开** | 无相应引用。对比文件中未描述触发器中存在所述特定晶体管宽度关系。 | 目标专利说明书[0043]描述了为降低功耗，可以增加pMOS晶体管131、132的宽度，使其大于nMOS晶体管129、130的宽度。对比文件未在任何部分描述触发器从动级中晶体管的宽度关系，更未提及上拉晶体管宽度大于下拉晶体管宽度以降低保留电压的技术手段。因此，对比文件未公开该技术特征。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。 <br> **判断结果：未公开** | 无相应引用。对比文件中未提及晶体管宽度与制造规则最小宽度的关系。 | 目标专利说明书[0043]提到，nMOS晶体管129和130的宽度可以被降低到制造技术可达成的最小宽度。对比文件未涉及通过将下拉晶体管设置为最小宽度来优化功耗或保留电压的任何内容。因此，对比文件未公开该技术特征。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。 <br> **判断结果：未公开** | 无相应引用。对比文件中不存在作为“设置信号”的控制信号，也未描述在主控级中使用与非门作为响应此类信号的逻辑门。 | 该技术特征是特征F和B的另一具体化。目标专利图3中，控制信号104是设置信号，主控级302中的逻辑门304是与非门。对比文件未公开任何与“设置信号”对应的控制信号，其触发器电路中也未包含用于响应此类信号的与非门。因此，对比文件未公开该技术特征。 |
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