**对比文件名称**：2008-09-11_US2008218233A_发明申请_US20080218233A1 Master-slave type flip-flop circuit and latch circuit
**目标专利名称**：具有降低的保留电压的触发器 CN105122646B
**模型名称**：GPT-4
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落号/位置) | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门。<br>**《直接公开》** | [0061] 在时钟输入电路13a中，NOR电路NOR0对时钟信号CK和待机模式信号RETB进行NOR操作，即NOR0使用待机模式信号RETB控制时钟信号CK，并将结果作为时钟信号C01和C02输出到主锁存电路11a和从锁存电路12a。<br>[0062] ... 在时钟输入电路13a中，NOR电路NOR0和反相器电路INV0构成时钟输入电路，用于接收时钟信号CK和待机模式信号RETB，并输出时钟信号C01和C02。 | 对比文件公开了时钟输入电路13a，其包括NOR逻辑门(NOR0)和反相器(INV0)。NOR0响应于时钟信号(CK)和控制信号(待机模式信号RETB)，执行NOR操作以输出信号C01。INV0对C01反相以生成信号C02。C01和C02即为时钟信号CK的经控制信号门控的反相和经延迟（通过逻辑门传播延迟）的版本。这与目标专利中“第一逻辑门”（如或非门133和反相器109的组合）响应于时钟信号和控制信号以形成反相经延迟时钟信号的作用完全相同，都是生成用于控制主从级传输门的时钟信号。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门。<br>**《未公开》** | [0061] ... 主锁存电路11a包括反相器电路INV1、INV2、和INV3，以及传输门电路TG1a和TG2a。 | 对比文件公开了主锁存电路（相当于主控级）具有由传输门（TG1a）门控的数据输入(D)。然而，对比文件的主锁存电路11a中，驱动其输出的并非一个独立的“第二逻辑门”。如图3所示，主锁存电路11a的输出节点（INV2的输出）是由反相器INV2、INV3以及传输门TG2a形成的锁存环来驱动和保持的，并未描述或示出一个专门用于驱动主控级输出的逻辑门（如目标专利中的或非门122）。因此，对比文件未公开“进一步包括用于驱动主控级输出的第二逻辑门”这一技术特征。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级。<br>**《直接公开》** | [0061] ... 从锁存电路12a包括反相器电路INV4， INV5，和INV6，以及传输门电路TG3a和TG4a。 | 对比文件明确公开了从锁存电路（相当于从动级）通过传输门（TG3a）耦合到主锁存电路（相当于主控级）的输出（即主控级的输入到从动级）。具体而言，主锁存电路11a的输出（INV2的输出）经由反相器INV4后，通过传输门TG3a输入到从锁存电路12a。这与目标专利中从动级通过第二传送门（传输门127）耦合到主控级输出的结构一致。因此，该技术特征被直接公开。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开，<br>**《未公开》** | [0064] 在正常模式（待机模式信号RETB为低电平）... 当时钟信号CK为高电平时，时钟信号C01变为低电平，时钟信号C02变为高电平，传输门电路TG1a和TG4a被关断，传输门电路TG2a和TG3a被导通。<br>[0065] 另一方面，在待机模式... 时钟信号C01和C02分别保持在低电平和高电平... 结果，导通状态的传输门电路TG4a在从锁存电路12a中保持数据。 | 目标专利特征D中“反相经延迟时钟信号被解除断言”应结合说明书理解为：当控制信号104（如重置信号）为逻辑高（断言）时，经或非门133和反相器109产生的控制传输门的时钟信号处于特定状态，使得第一传输门121打开。对比文件在正常操作模式下，传输门TG1a的开关由时钟信号CK经NOR0和INV0处理后的C01和C02控制。然而，对比文件并未描述TG1a是“响应于反相经延迟时钟信号被解除断言而被打开”这一特定控制逻辑。在对比文件中，TG1a的开关是时钟信号CK电平变化的直接结果，而非响应于某个控制信号的“断言/解除断言”状态。两者控制逻辑的出发点和描述方式不同，对比文件未公开此特定配置。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭，<br>**《未公开》** | [0064] 在正常模式（待机模式信号RETB为低电平）... 当时钟信号CK为高电平时，时钟信号C01变为低电平，时钟信号C02变为高电平，传输门电路TG1a和TG4a被关断，传输门电路TG2a和TG3a被导通。<br>[0065] 另一方面，在待机模式... 时钟信号C01和C02分别保持在低电平和高电平... 结果，导通状态的传输门电路TG4a在从锁存电路12a中保持数据。 | 与特征D同理，目标专利特征E描述的是第二传输门127响应于反相经延迟时钟信号被解除断言而关闭。对比文件中，传输门TG3a的开关同样由时钟信号CK经处理后的C01和C02控制。但对比文件未描述TG3a是“响应于反相经延迟时钟信号被解除断言而被关闭”这一特定控制逻辑。其开关是时钟信号变化的直接结果，并非基于控制信号断言状态的特定响应。因此，该技术特征未被对比文件公开。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式，<br>**《未公开》** | 无相应内容。 | 如特征B所述，对比文件的主锁存电路11a中并未公开目标专利所述的“第二逻辑门”（如或非门122）。因此，自然也就不存在该“第二逻辑门”响应于控制信号的断言来控制触发器模式（如重置模式）的技术特征。对比文件图5的实施例虽然涉及置位/复位，但那是通过不同的电路结构（NAND1， NAND2等）实现的，并非主控级中驱动输出的“第二逻辑门”。因此，该特征未被公开。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合。<br>**《直接公开》** | [0073] 图5是具有置位/复位能力的主从型触发器电路的电路图。<br>[0076] ... 如果置位信号SB变为低电平... 输出信号Q变为高电平，意味着其处于置位状态。<br>[0078] ... 如果复位信号RB变为低电平... 输出信号Q变为低电平，意味着其处于复位状态。 | 对比文件在实施例4（图5）中明确公开了触发器具有置位（设置）和复位（重置）能力，并详细描述了通过置位信号SB和复位信号RB将触发器置于置位模式或复位模式的操作。这直接对应于目标专利权利要求中“触发器的模式选自包括设置模式和重置模式的集合”这一技术特征。因此，该特征被直接公开。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。<br>**《未公开》** | [0073] ... 复位信号RB通过反相器电路INV9馈送到NAND电路NAND2的一个输入端。NAND电路NAND2的另一个输入端接收待机模式信号RET。<br>[0076]-[0078] 描述了使用NAND电路实现复位功能。 | 首先，如特征B和F所述，对比文件未公开主控级中存在目标专利所述的“第二逻辑门”。其次，对比文件中用于处理复位功能的逻辑电路是NAND电路（NAND2，以及主/从锁存中的NAND4， NAND6），而非或非门。最后，对比文件中控制置位/复位的信号是专门的置位信号SB和复位信号RB，而控制时钟门控和待机模式的主要控制信号是待机模式信号RET/RETB。这与目标专利中“控制信号包括重置信号”且该信号直接用于主控级第二逻辑门（或非门）的上下文不同。因此，该技术特征未被公开。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路。<br>**《未公开》** | 无相应内容。 | 对比文件全文未提及或暗示其时钟输入电路（如NOR0和INV0）输出的时钟控制信号（C01， C02）或被门控的控制信号（如RET）被配置成提供到多个触发器电路。目标专利说明书第[0037]段明确提到了“或非逻辑门133的输出被配置成被提供到多个触发器电路”，这是一个特定的配置。对比文件缺乏对此配置的任何描述或暗示。因此，该技术特征未被公开。 |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。<br>**《未公开》** | [0061] 从锁存电路12a包括反相器电路INV4， INV5，和INV6，以及传输门电路TG3a和TG4a。 | 对比文件公开的从锁存电路（从动级）中包含反相器（如INV5， INV6）。然而，对比文件的电路图示和文字描述均未提及反相器的输入节点被耦合到“两个串联耦合的上拉晶体管”。对比文件中使用的是传输门（TG3a， TG4a）和反相器构成的锁存结构，并未描述目标专利图1、2中从动级反相器输入节点处特定的上拉晶体管堆栈（如pMOS晶体管131，132）结构。因此，该技术特征未被公开。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。<br>**《未公开》** | 无相应内容。 | 对比文件完全没有提及从动级中反相器输入节点所耦合的晶体管是串联耦合的，更没有提及任何关于上拉晶体管与下拉晶体管宽度比例关系的内容。目标专利此特征涉及具体的晶体管尺寸优化以降低保留电压，是对电路物理设计的特定限定。对比文件未公开此特征。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。<br>**《未公开》** | 无相应内容。 | 同上，对比文件未提及任何关于晶体管宽度的具体尺寸，特别是“约等于制造规则所准许的最小宽度”这一非常具体的技术限定。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。<br>**《未公开》** | [0073] ... 置位信号SB通过反相器电路INV8馈送到NAND电路NAND1的一个输入端。NAND电路NAND1的另一个输入端接收待机模式信号RET。<br>[0076] 描述了使用NAND电路实现置位功能。 | 对比文件图5实施例公开了设置（置位）功能，涉及置位信号SB和NAND电路（NAND1，以及主/从锁存中的NAND3， NAND5）。然而，首先，该NAND电路并非目标专利特征B和M所指的主控级中用于驱动主控级输出的“逻辑门”（目标专利图3中是与非门304）。其次，控制该置位功能的信号路径涉及待机模式信号RET和置位信号SB，与目标专利中控制信号直接为设置信号（并直接控制主控级逻辑门）的上下文不完全相同。因此，该技术特征未被对比文件公开。 |
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