对比文件名称：2004-04-15_US2004070425A_发明申请_US20040070425A1 Semiconductor integrated circuit device having power reduction mechanism
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
本次调用的模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述电路包括：锁存电路<br>**《直接公开》** | 对比文件第[0150]段及图35、37：“FIG. 35 shows an embodiment of the structure of the latch capable of fixing an output. ... FIG. 37 shows another embodiment of the latch capable of fixing the output forcibly.”（图35显示了能够固定输出的锁存器结构的实施例。... 图37显示了能够强制固定输出的锁存器的另一个实施例。） | 对比文件明确公开了锁存电路（latch）的具体实施例（如图35、37所示），该锁存电路用于在特定模式下保持或固定输出电平。在对比文件中，锁存电路用于在低功耗（睡眠）模式下保持逻辑状态，这与目标专利中锁存电路用于锁存比较器输出信号的功能，同属于数字电路中锁存器的常规应用。因此，本领域技术人员能够毫无疑义地确定对比文件公开了“锁存电路”这一技术特征。 |
| **技术特征B**：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点<br>**《隐含公开》** | 对比文件第[0152]段及图27：“FIG. 27 shows an example of a circuit composed of N-channel MOS transistors only. ... At the time of operation, IN1 and IN2 are brought to a high level or remain at a low level after PC is brought to a low level. When at least one of IN1 and IN2 is brought to a high level, OUT is brought to a low level. ... Namely, this circuit outputs the NOR of IN1 and IN2.”（图27显示了一个仅由N沟道MOS晶体管组成的电路示例。... 在操作时，在PC被置为低电平后，IN1和IN2被置为高电平或保持低电平。当IN1和IN2中至少一个被置为高电平时，OUT被置为低电平。... 即，该电路输出IN1和IN2的或非结果。） | 对比文件图27公开了一个动态电路（NMOS动态电路），其包含接收输入信号IN1和IN2的晶体管（MN41, MN42），并根据输入信号的逻辑组合产生输出OUT。该电路在预充电和求值阶段工作，输出节点电压是动态的。虽然对比文件未明确将其称为“比较器”，且输入信号为数字逻辑信号而非严格的模拟差分对，但该电路本质上是一个响应于输入信号（可视为一对输入）并产生逻辑输出的动态逻辑电路。本领域技术人员熟知，这种动态逻辑电路可以构成一种比较功能（例如，判断输入是否相同），并且其输出通常会馈入后续的锁存或逻辑电路以保持状态。因此，可以合理推断对比文件隐含公开了“响应于输入信号对（可视为差分对）的动态电路（比较功能），其输出耦合至后续电路且其内部节点（如OUT的预充电节点）具有动态电压”的技术特征。 |
| **技术特征C**：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，<br>**《隐含公开》** | 对比文件第[0077]-[0080]段及图1A：“SC and SS represent switches and RC and RS represent resistances. ... In a period where low power consumption is required, the switches SC and SS are switched off and power is supplied to the inverter through the resistances RC and RS... VCL drops lower than VCC and VSL rises higher than VSS.”（SC和SS表示开关，RC和RS表示电阻。... 在需要低功耗的期间，开关SC和SS断开，电源通过电阻RC和RS供应给反相器... VCL下降到低于VCC，VSL上升到高于VSS。） | 对比文件公开了通过开关和电阻（或等效的MOS晶体管，如图4中的MC2, MS2）构成的电路，该电路在时钟（或控制信号）控制下，切换电源到逻辑单元的连接方式。在低功耗模式下，通过电阻供电，导致逻辑单元的电源端电压（VCL）下降或地端电压（VSL）上升，从而改变了逻辑单元的有效供电电压范围，以抑制亚阈值电流。这实质上是“通过受控电路改变节点（电源/地节点）的偏置，以扩展电路的有效工作电压范围（即在更低电源电压下维持晶体管的有效栅压）”。虽然对比文件的目标是降低功耗，而目标专利是扩展比较器输入共模范围，但两者技术手段的本质都是通过受控地改变电路节点的参考电压（电源或地）来调整晶体管的工作条件。因此，本领域技术人员有可能从对比文件的电路进行推理，得出一种“受时钟控制、通过偏置节点来扩展电路工作电压范围”的电路构思。 |
| **技术特征D**：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，<br>**《直接公开》** | 对比文件第[0161]段及图29：“FIG. 29 shows an embodiment in which the present invention is applied to a CMOS inverter. ... A CMOS inverter INV composed of an NMOS transistor MN2 and a PMOS transistor MP2 is connected to MN1 and MP1.”（图29显示了本发明应用于CMOS反相器的实施例。... 一个由NMOS晶体管MN2和PMOS晶体管MP2组成的CMOS反相器INV连接到MN1和MP1。）结合图29可见，反相器INV连接在高电位电源VHH和低电位电源VLL（接地）之间。 | 对比文件图29明确示出了一个CMOS反相器（INV），其PMOS晶体管的源极连接到高电位电源VHH（相当于电源电压），NMOS晶体管的源极连接到低电位电源VLL（相当于接地）。因此，该反相器直接耦合在电源电压与接地之间，被对比文件公开。 |
| **技术特征E**：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子<br>**《未公开》** | 对比文件未发现描述反相器响应于时钟信号且其输出连接至电容器第一端子的内容。图29中的反相器INV的输入是信号IN，输出是OUT，其功能是逻辑反相，并非直接由时钟信号驱动，其输出也未连接至电容器。 | 对比文件中的反相器（如图29的INV）是作为主逻辑电路，其输入是数据信号IN，并非专门响应于时钟信号。虽然对比文件中有受时钟控制的开关（MN1， MP1），但开关与反相器INV是分离的组件，反相器的输出（OUT）连接的是电平保持电路和后续逻辑，而非电容器的第一端子。目标专利中“第一反相器响应于时钟信号且输出接电容器第一端子”是构成电荷泵升压电路的关键部分，该特定结构在对比文件中没有记载，本领域技术人员也无法从对比文件公开的内容中毫无疑义地得出或合理推断出该具体连接关系。 |
| **技术特征F**：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号<br>**《隐含公开》** | 对比文件第[0161]段及图29：“A control pulse CK is inputted to the gate of the NMOS transistor MN1 and a control pulse CKB is inputted to the gate of the PMOS transistor MP1. CKB represents a complementary signal of CK.”（控制脉冲CK输入到NMOS晶体管MN1的栅极，控制脉冲CKB输入到PMOS晶体管MP1的栅极。CKB代表CK的互补信号。） | 对比文件明确提到了CK和其互补信号CKB。虽然未明确画出生成CKB的第二反相器，但在本领域技术人员的普遍知识中，由一个时钟信号生成其反相信号通常是通过一个反相器（即第二反相器）实现的。这是数字电路设计的常规技术。因此，本领域技术人员能够合理推断，对比文件中存在一个用于接收时钟CK并生成反相时钟CKB的第二反相器。 |
| **技术特征G**：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。<br>**《未公开》** | 对比文件未发现描述响应于反相时钟信号、用于将电容器第二端子选择性接地的开关。图29中的开关晶体管（MN1, MP1）分别由CK和CKB控制，但它们连接在逻辑电路和电源/地之间，并非连接在电容器的端子上。 | 目标专利中，该开关（如第四NMOS晶体管）是升压电路的一部分，专门用于在复位阶段将电容器的第二端子（负端子）连接到地，以对电容器充电。对比文件中虽然公开了受时钟控制的开关，但其用途、连接对象（电源线/逻辑电路）和在整个电路中的角色均与目标专利中的该开关不同。对比文件没有公开将电容器的特定端子通过开关选择性地耦合至接地的技术特征。 |
| **技术特征H**：其特征在于，所述节点被偏置为低于接地的电压。<br>**《未公开》** | 对比文件第[0079]段：“VSL rises higher than VSS”（VSL上升到高于VSS）。 | 对比文件中，在低功耗模式下，通过电阻连接，逻辑单元的地端节点电压（VSL）是“高于”接地VSS的。而目标专利的特征在于将节点（动态节点）偏置为“低于”接地电压的负电压，以提升比较器的输入共模范围。两者电压偏移的方向相反，技术效果也不同（一个是为减少漏电流，一个是为扩展输入范围）。对比文件没有公开将节点偏置到低于接地电压的内容。 |
| **技术特征I**：其特征在于，所述节点提供所述比较器的接地参考。<br>**《未公开》** | 对比文件图29中，节点NL通过开关MN1连接到VLL（地），作为反相器INV中NMOS晶体管MN2的源极参考点。但在该实施例中，当开关MN1关断时，节点NL与地断开，其电压不再稳定为地电位。对比文件的重点是改变电源/地连接以关断电流通路，而非始终提供一个稳定的接地参考。 | 目标专利中，动态节点在比较阶段被偏置为负压，但该节点始终作为比较器晶体管的源极接地参考点。对比文件中，类似节点（如NL）在开关断开时与地隔离，其电压状态由泄漏电流等因素决定，并非被主动偏置以作为一个稳定的、可负可正的接地参考。两者在节点的功能和电压控制方式上存在本质差异。对比文件未公开“节点作为比较器的接地参考”这一特征。 |
| **技术特征J**：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管<br>**《隐含公开》** | 对比文件第[0152]段及图27：“FIG. 27 shows an example of a circuit composed of N-channel MOS transistors only. ... PC represents a precharge signal, and IN1 and IN2 represent input signals.”（图27显示了一个仅由N沟道MOS晶体管组成的电路示例。... PC表示预充电信号，IN1和IN2表示输入信号。）图中晶体管MN41和MN42的栅极分别接收输入IN1和IN2，它们的源极共同连接到节点（该节点通过开关/电阻MS2连接到VSS）。 | 对比文件图27的动态电路包含晶体管（MN41， MN42），其栅极接收输入信号（IN1， IN2），源极连接到一个共用节点（该节点相当于一个动态的参考点）。虽然该电路是动态逻辑门（或非门），但其结构包含了“晶体管响应于输入信号且源极耦合至共用节点”这一要素。本领域技术人员可以理解，这种结构可以用于构建一种比较功能。因此，可以合理推断对比文件隐含公开了比较器可包含耦合至节点并响应于输入信号的晶体管这一特征。 |
| **技术特征K**：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。<br>**《隐含公开》** | 同上，对比文件图27包含两个并联的NMOS晶体管（MN41， MN42），分别响应于IN1和IN2。其输出OUT的放电速率取决于哪个（或哪些）晶体管导通以及导通的强度。当IN1和IN2信号电压不同时，会导致通过两个晶体管的电流不同，从而影响对输出节点电容的放电速率。虽然对比文件未明确描述为“比较放电速率”，但动态逻辑电路的工作原理正是基于输入信号对输出节点放电能力的竞争。本领域技术人员可以从中推理出，通过监测输出节点的放电情况，可以判断输入信号的相对大小或逻辑状态，这隐含了“输出指示通过不同晶体管至参考点的放电速率关系”的概念。 | 虽然对比文件的电路是逻辑门，其输出是逻辑电平而非直接指示放电速率的模拟信号，但动态逻辑电路判断逻辑值的内在机制正是基于不同路径对动态节点放电速率的竞争。目标专利将这一原理明确应用于模拟信号的比较。因此，本领域技术人员有可能从对比文件的动态电路结构出发，结合对动态比较器原理的普遍知识，合理推断出包含两个输入晶体管、通过比较它们对动态节点的放电速率来产生输出的比较器结构。 |
| **技术特征L**：其特征在于，所述节点提供所述比较器的供电参考。<br>**《直接公开》** | 对比文件第[0161]段及图29：反相器INV中PMOS晶体管MP2的源极连接到节点NH，该节点通过开关MP1连接到高电位电源VHH。在描述中，节点NH是反相器INV的电源端参考点。 | 对比文件图29明确显示，节点NH作为反相器INV的PMOS晶体管MP2的源极连接点，即为其供电参考点。该节点通过开关SWH（MP1）连接到高电位电源VHH。因此，对比文件直接公开了“节点提供逻辑电路（可视为比较器的一种）的供电参考”这一技术特征。 |
| **技术特征M**：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管<br>**《隐含公开》** | 对比文件第[0161]段及图29：CMOS反相器INV包含PMOS晶体管MP2和NMOS晶体管MN2。其中PMOS晶体管MP2的源极耦合至节点NH（供电参考），栅极接收输入信号IN。 | 对比文件图29的反相器INV本身可被视为一个最简单的比较器（将输入与阈值比较）。其中，PMOS晶体管MP2耦合至供电参考节点NH，并响应于输入信号IN（作为第一输入信号）。因此，可以认为对比文件隐含公开了比较器包含耦合至节点并响应于输入信号的晶体管这一特征。 |
| **技术特征N**：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。<br>**《隐含公开》** | 对比文件第[0161]段及图29：CMOS反相器INV还包含NMOS晶体管MN2，其源极耦合至节点NL（接地参考），栅极也接收同一个输入信号IN。该反相器的输出状态（高或低）取决于PMOS（上拉）和NMOS（下拉）路径的导电能力竞争，即充电与放电速率的竞争。当输入电压变化时，两个晶体管的导通强度发生变化，导致输出节点被上拉充电或被下拉放电的速率不同，最终决定输出电平。 | 虽然对比文件中的反相器是单端输入，且第一晶体管（MP2）和第二晶体管（MN2）类型不同（PMOS vs NMOS），分别负责充电和放电，但其中蕴含了“输出状态由两个晶体管对输出节点的驱动（充电/放电）速率竞争决定”的基本原理。目标专利中采用两个同类型晶体管（均为NMOS或均为PMOS）比较差分输入对同一个参考点的放电或充电速率，是这一原理在差分比较器中的具体应用。本领域技术人员可以从对比文件公开的基本竞争电路结构出发，推理出利用两个同类型晶体管比较对同一参考点的电流（充电/放电速率）以判断差分输入大小的电路构思。 |
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