对比文件名称：2004-10-14_JP2004289282A_发明专利_JP2004289282A Differential input circuit
目标专利名称：357具有高电压输入能力的单端比较器电路CN104919703B
本次调用的模型名称：深度分析模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：<br>输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围<br>**《隐含公开》** | 【００２５】信号ＩＮ＋ は、グランドレベル（例えば零ボルト）と高電圧ＶＤＤ （例えば３．３ボルト）との間で、振幅する。<br>【００２７】信号ＩＮ− は、グランドレベルと高電圧ＶＤＤ との間で、振幅する。<br>【００４９】入力信号ＩＮ＋ が電位差ＢＩＡＳ３−Ｖｔｈｎより低い場合...。入力信号ＩＮ＋ がＢＩＡＳ３−Ｖｔｈｎ 〜ＢＩＡＳ３＋Ｖｔｈｎ のとき...。入力信号ＩＮ＋ がＢＩＡＳ３＋Ｖｔｈｎ に達すると...。 | 对比文件明确公开了差分输入信号IN+和IN-在0V（接地电平）与高电压VDD（例如3.3V）之间摆动（振幅），这是一个明确的输入电压范围（0-3.3V）。此外，在【００４９】段详细描述了输入信号IN+相对于偏置电位BIAS3和晶体管阈值电压Vthn的不同行为区间，这实质上将输入电压范围划分为了不同的子范围（例如低于BIAS3-Vthn，在BIAS3-Vthn到BIAS3+Vthn之间，高于BIAS3+Vthn）。虽然对比文件是针对差分电路，且其范围划分基于clamp电路的具体偏置点，但本领域技术人员能够毫无疑义地理解，该电路接收的输入信号具有一个电压范围，并且该范围基于电路的工作点可以被划分为不同的区间（第一范围、第二范围等），以实现不同的电路状态。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：电压受限的输出节点<br>**《隐含公开》** | 【００３０】電源差動出力信号ＯＵＴ＋，ＯＵＴ−は、グランドレベルと低電圧ＶＣＣ と間で、振動する。<br>【００５４】差動出力信号ＯＵＴ＋，ＯＵＴ−の出力端子は、ｎＭＯＳトランジスタ４３５，４３６でクランプされている。 したがって、差動出力信号ＯＵＴ＋，ＯＵＴ−の電位は、グランドレベルと低電圧ＶＣＣ との間の値になる。 | 对比文件明确公开了差分输出信号OUT+和OUT-在接地电平（0V）与低电压VCC（例如1.8V）之间摆动。并且明确指出输出端子被NMOS晶体管435、436钳位（クランプ），因此其电位被限制在0V到VCC之间。这是一个明确的“电压受限的输出节点”。尽管目标专利是单端输出，而对比文件是差分输出，但“电压受限”这一核心属性以及其实现方式（通过晶体管钳位）是相同的。本领域技术人员能够认识到，差分输出中的每一个输出节点（OUT+或OUT-）本身就是一个电压受限的输出节点。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C**：第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合<br>**《隐含公开》** | 【００４９】入力信号ＩＮ＋ が電位差ＢＩＡＳ３−Ｖｔｈｎより低い場合（Ｖｔｈｎ はｎＭＯＳトランジスタの閾値電圧）、ｎＭＯＳトランジスタ２０１はオンしており且つｎＭＯＳトランジスタ２０２はオフしている。 したがって、出力信号ＩＮＬ＋の電位は、信号ＩＮ＋ の電位と同じになる。<br>【００５０】入力信号ＩＮ− がバイアス電位ＢＩＡＳ３−Ｖｔｈｎより低い場合...ｎＭＯＳトランジスタ２１１はオンしており...出力信号ＩＮＬ−の電位は、信号ＩＮ− の電位と同じになる。 | 对比文件中的clamp电路（110, 120）包含晶体管201和211（均为NMOS）。当输入信号IN+（或IN-）的电压低于（BIAS3 - Vthn）时，晶体管201（或211）导通，使得输出信号INL+（或INL-）的电位与输入信号相同。这里，输入节点（IN+或IN-）、半导体器件（晶体管201/211）、以及输出节点（INL+或INL-）之间的耦合关系明确。INL+和INL-是后续折叠共源共栅放大器（140）的输入，而放大器的输出（OUT+/OUT-）是电压受限的（如特征B所述）。虽然耦合路径中经过了一个放大器，但晶体管201/211在特定输入电压范围内将输入节点信号传递（耦合）至后续电路输入端的作用是明确的。该作用与目标专利中第一半导体器件（如M2）在低输入电压时将输入节点耦合至内部节点（节点A，即电压检测电路的输入，最终影响电压受限的输出节点）的作用是类似的。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D**：第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源，<br>**《未公开》** | 【００４９】入力信号ＩＮ＋ がバイアス電位ＢＩＡＳ２−Ｖｔｈｐより高い場合（Ｖｔｈｐ はｐＭＯＳトランジスタの閾値電圧）、ｐＭＯＳトランジスタ２０３はオンしており且つｐＭＯＳトランジスタ２０４はオフしている。 したがって、出力信号ＩＮＨ＋の電位は、信号ＩＮ＋ の電位と同じになる。<br>【００５０】入力信号ＩＮ− がバイアス電位ＢＩＡＳ２−Ｖｔｈｐより高い場合...ｐＭＯＳトランジスタ２１３はオンしており...出力信号ＩＮＨ−の電位は、信号ＩＮ− の電位と同じになる。 | 对比文件中的clamp电路在输入电压较高（高于BIAS2 - Vthp）时，通过PMOS晶体管203（或213）将输入节点IN+（或IN-）耦合至输出节点INH+（或INH-）。然而，这里耦合的目标是输出节点INH+/INH-，其电位跟随高电压输入信号（可达VDD=3.3V），而**不是**耦合至一个具有较低电源电压电平（如VCC=1.8V）的电源电压源。目标专利中第二半导体器件（如M1）的作用是在高输入电压时将**电压受限的输出节点**（或通向该节点的内部节点A）上拉（耦合）至**低电源电压轨（如1.8V）**，以消除浮空状态。对比文件中完全没有公开将任何节点耦合至一个**低于输入高电压范围**的电源电压源以实现此类上拉或钳位的技术手段。因此，该技术特征未被对比文件公开。 |
| **技术特征E**：其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平<br>**《直接公开》** | 【００７８】差動入力回路１００は、高電位レベルＶＤＤ の電源を使用しているにも拘わらず、各トランジスタのゲート酸化膜には低電位レベルＶＣＣ 程度の電圧しか印加されない。 したがって、差動入力回路１００は、低電圧ＶＣＣ の電源を使用する集積回路と同じ耐圧のゲート酸化膜を使用することができる。<br>【００２】０．１８μｍ程度の微細プロセスで作製された集積回路には、１．８ボルト程度の電源電圧が使用される。 | 对比文件明确指出，尽管电路使用高电压VDD（如3.3V）供电，但各晶体管栅极氧化膜上仅施加约低电压电平VCC（如1.8V）程度的电压。这意味着构成电路的晶体管（包括clamp电路中的晶体管201-204等，即第一、第二半导体器件）其工作电压范围（栅极耐压）是针对低电压VCC设计的。而输入电压范围是0-VDD（如0-3.3V），显然大于晶体管的工作范围（约0-1.8V）。同时，输入电压范围的最大值VDD（3.3V）也大于电路内部使用的低电源电压电平VCC（1.8V）。这完全符合目标专利特征E的描述。因此，该技术特征被对比文件直接公开。 |
| **技术特征F**：耦合至所述电压受限的输出节点的单端电压检测电路，<br>**《未公开》** | 【００３０】折返しカスコード増幅回路１４０は...差動出力信号ＯＵＴ＋，ＯＵＴ−を生成する。<br>【００４２】折返しカスコード増幅回路１４０は、第１入力部４１０と、第２入力部４２０と、折返しカスコード増幅部４３０とを備えている。 | 对比文件公开的“折返しカスコード増幅回路”（折叠共源共栅放大器）140是一个**差分放大器**，它接收两对差分控制信号（INH+/INL+和INH-/INL-）并产生差分输出（OUT+/OUT-）。其核心功能是差分信号的放大与比较，而非目标专利中明确的“单端电压检测电路”。目标专利的单端电压检测电路140（见图1）是专门设计用于检测单端输入电压是否超过某个阈值，并产生单端逻辑输出。两者在电路结构、输入输出形式上存在根本差异。对比文件没有公开任何具有类似功能的单端电压检测电路。因此，该技术特征未被对比文件公开。 |
| **技术特征G**：其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度。<br>**《未公开》** | 无对应内容。 | 在对比文件的整个说明书中，均未提及在其折叠共源共栅放大器或任何其他部分中包含“迟滞生成电路系统”（ヒステリシス生成回路）。目标专利的迟滞功能由特定的晶体管（M5, M6等）构成子电路实现，用于提供切换阈值附近的噪声容限。对比文件的电路旨在实现高电压到低电压的线性/放大接口，并未描述引入迟滞以改善噪声灵敏度的技术手段。因此，该技术特征未被对比文件公开。 |
| **技术特征H**：其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点。<br>**《隐含公开》** | 【００４９】入力信号ＩＮ＋ が上昇してＢＩＡＳ３−Ｖｔｈｎ に達すると、ｎＭＯＳトランジスタ２０１がオフする。 したがって、入力信号ＩＮ＋ がＢＩＡＳ３−Ｖｔｈｎ 〜ＢＩＡＳ３＋Ｖｔｈｎ のとき、出力信号ＩＮＬ＋の電位は、ＢＩＡＳ３−Ｖｔｈｎ に固定される。<br>【００４９】入力信号ＩＮ＋ が下降してＢＩＡＳ２−Ｖｔｈｐ に達すると...ｐＭＯＳトランジスタ２０３がオフする。 したがって、入力信号ＩＮ＋ がＢＩＡＳ２−Ｖｔｈｐ 〜ＢＩＡＳ２＋Ｖｔｈｐ のとき、出力信号ＩＮＨ＋の電位は、ＢＩＡＳ２−Ｖｔｈｐ に固定される。 | 对比文件描述了clamp电路的工作状态：在输入电压IN+处于中间区间时（例如BIAS3-Vthn到BIAS3+Vthn之间，对应于低侧clamp），晶体管201（第一半导体器件）和202均不导通，输出INL+的电位被固定在一个值，而非由输入直接控制。类似地，在另一中间区间（BIAS2-Vthp到BIAS2+Vthp，对应于高侧clamp），晶体管203（第二半导体器件）和204均不导通，输出INH+的电位被固定。这揭示了一个技术思想：在输入电压的某个过渡范围内，负责耦合的半导体器件（无论是用于耦合输入信号还是耦合电源）可能都不导通，导致输出节点处于一种被“固定”或“浮置”（但被钳位在一个电位）而非被主动控制的状态。这与目标专利说明书中描述的“第三范围”（过渡范围）内M1和M2均不导电，节点A电压浮置或未达满程的状态在原理上相似。因此，该技术特征被对比文件隐含公开。 |
| **技术特征I**：其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管。<br>**《直接公开》** | 【００３２】クランプ回路１１０は、ｎＭＯＳトランジスタ２０１，２０２と、ｐＭＯＳトランジスタ２０３，２０４とを備えている。<br>【００３３】クランプ回路１２０は、ｎＭＯＳトランジスタ２１１，２１２と、ｐＭＯＳトランジスタ２１３，２１４とを備えている。 | 对比文件明确且直接地公开了其clamp电路中的晶体管为NMOS和PMOS晶体管，即金属氧化物半导体（MOS）晶体管。这与目标专利的特征I完全一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征J**：其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V。<br>**《直接公开》** | 【００２】０．１８μｍ程度の微細プロセスで作製された集積回路には、１．８ボルト程度の電源電圧が使用される。<br>【００７８】各トランジスタのゲート酸化膜には低電位レベルＶＣＣ 程度の電圧しか印加されない...低電圧ＶＣＣ の電源を使用する集積回路と同じ耐圧のゲート酸化膜を使用することができる。 | 对比文件在背景技术和效果描述中明确指出，对于0.18μm工艺，使用约1.8V的电源电压（低电压VCC）。并且强调，尽管使用高电压供电，但所有晶体管栅极氧化膜的耐压是针对低电压VCC（约1.8V）设计的。这意味着构成电路的所有晶体管（包括作为第一、第二半导体器件的clamp电路晶体管）其最大工作电压（栅极耐压）约为1.8V。这与目标专利的特征J完全吻合。因此，该技术特征被对比文件直接公开。 |
| **技术特征K**：其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管。<br>**《未公开》** | 【００１７】（５）上記（２）の差動入力回路においては、第１〜第４保護トランジスタが、それぞれ、ダイオード接続されたトランジスタを含むことが望ましい。<br>【図５】ｐＭＯＳトランジスタ５０１，５０２...ゲートとドレインとが接続された...ｎＭＯＳトランジスタ５０３，５０４...ゲートとドレインとが接続された。 | 对比文件确实公开了二极管连接的晶体管（例如图5中的501-504），但这些晶体管是作为“保护晶体管”使用的，其作用是分压以确保其他晶体管不承受过高的源漏电压，**而不是**用于生成迟滞。目标专利中的迟滞生成电路（M5， M6）具有完全不同的结构和工作原理（通过控制检测器子电路中一个晶体管的源极电位来改变切换阈值）。对比文件全文未提及利用二极管连接晶体管和开关晶体管来构建迟滞电路。因此，该技术特征未被对比文件公开。 |
| **技术特征L**：其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流。<br>**《未公开》** | 无对应内容。 | 目标专利特别强调其比较器电路“不消耗静态电流并且仅会经历电流漏泄”（见说明书【００２４】段），这是一个重要的低功耗特征。对比文件的说明书详细描述了其差分输入电路的工作原理和过压保护，但完全没有提及该电路在静态（无信号切换）时的电流消耗特性，更没有声明其“除了漏泄电流外不消耗静态电流”。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出该电路具备这一特定功耗特性。因此，该技术特征未被对比文件公开。 |
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