对比文件名称：2010-10-26_US7821327B_发明授权_US07821327B2 High voltage input receiver using low voltage transistors
目标专利名称：具有高电压输入能力的单端比较器电路CN104919703B
模型名称：DeepSeek
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A《直接公开》 | 说明书第[0017]段：“...the external voltage is a pad voltage...”。图1、图3、图4、图5、图6均示出了外部电压（external voltage/pad voltage）输入到比较器的结构。 | 对比文件明确公开了输入节点（如负输入节点）接收外部电压信号（external voltage 104/608）。本领域技术人员可以直接且毫无疑义地确定，该外部电压信号会有一个工作范围，例如高电平（如2.5V/3.3V）和低电平（如0V），这构成了输入电压范围及其第一范围（低）和第二范围（高）。因此，该特征被直接公开。 |
| 技术特征B《隐含公开》 | 说明书第[0022]段：“...a second stress protection module 216 coupled between the pass transistor 212 and the current sink 214 to prevent the pass transistor 212 from exceeding a reliability limit...”。图3中节点“inverter input signal 114”或图6中节点“inverter input signal 618”。 | 对比文件中的“inverter input signal”节点（114/618）是决策模块的输出，并作为逆变器116/622的输入。该节点通过第二应力保护模块（MP4， MN5）进行保护，确保其电压不会超过低压晶体管（如1.8V器件）的可靠性极限，即其电压被限制在安全范围内。因此，该节点构成了一个“电压受限的输出节点”。虽然该节点在对比文件中被命名为“inverter input signal”，但根据其功能和所施加的保护，本领域技术人员能够合理推断出它是一个电压受限的节点。因此，该特征被隐含公开。 |
| 技术特征C《隐含公开》 | 说明书第[0022]段：“...the pass transistor 212 is turned off if the external voltage 104 is less than the reference voltage 106.”；第[0033]段：“When the external voltage 104 is going low, the control signal reaches close to VDDIO and turns off the pull up portion (e.g., the MP 3) of the push pull stage. Consequently, the transistor in the current sink pulls down the inverter input signal 114 to low.”；图3、图6电路结构。 | 对比文件公开了当外部电压（输入）低于参考电压（即处于输入范围的低电平部分）时，上拉晶体管（MP3/PMOS5）关断，下拉电流沉（如NMOS7/NMOS8）将逆变器输入信号节点（电压受限的输出节点）拉低至地（VSS）。这实现了在输入电压处于第一范围（低）时，通过一个导通的半导体器件（下拉路径的NMOS）将输出节点耦合到一个固定的低电压（地）。虽然耦合方向是从输出节点到地，而非直接到输入节点，但其技术效果是在输入为低时将输出节点置于确定的低电平状态，这与目标专利中特征C“将输入节点与电压受限的输出节点耦合”在功能上（根据输入状态控制输出节点电位）是等同的。本领域技术人员可以理解，这种控制逻辑是电路设计的常规选择。因此，该特征被隐含公开。 |
| 技术特征D《隐含公开》 | 说明书第[0033]段：“Further, when the external voltage 104 is going high, the control signal 110 drives current through the PMOS transistor (MP 3) and the inverter input signal 114 is based on the voltage division in the push pull output driver.”；第[0044]段：“...when the external voltage 608 goes high, the control signal 606 drives current through the fifth PMOS transistor (PMOS 5) and the inverter input signal 618 is based on the voltage division in the push pull output driver.”；图3、图6电路结构。 | 对比文件公开了当外部电压（输入）高于参考电压（即处于输入范围的高电平部分）时，控制信号使上拉晶体管（MP3/PMOS5）导通，电流流过该晶体管，使得逆变器输入信号节点（电压受限的输出节点）的电压基于推挽输出级的电压分配而升高。这实质上是通过导通的半导体器件（上拉路径的PMOS）将输出节点耦合至一个较高的电位。该电位由电路决定，并非直接连接到VDDIO电源，但通过上拉路径的PMOS，输出节点被有效耦合到一个由电源VDDIO通过负载和晶体管决定的电压，其功能是使输出节点在输入为高时呈现高电平。这可以被视为将输出节点耦合至一个具有电源电压电平的电压源（或其分压）。因此，该特征被隐含公开。 |
| 技术特征E《直接公开》 | 说明书第[0003]段：“...for the I/O supply level (e.g., 2.5 volts or 3.3 volts) greater than the maximum voltage (e.g., 1.8 volts) the transistors can sustain...”；第[0019]段：“...the external voltage 104 supplied to the comparator 102 is 2.5/3.3 volts...”。 | 对比文件明确教导了其输入接收器处理的外部电压（2.5V或3.3V）高于晶体管所能承受的最大电压（1.8V），即输入电压范围大于第一或第二半导体器件（如差分对管、传输管等）的工作范围（最大1.8V）。同时，外部电压（如3.3V）也高于核心逻辑的电源电压（如1.0V，见[0019]段），虽然未明确说明VDDIO（如3.3V）是“电源电压电平”，但VDDIO是提供给输入级（如负载MP1、MP2）的电源。输入电压范围（高达3.3V）显然大于核心电源电压（1.0V）。本领域技术人员可以理解，输入电压范围大于器件工作范围和某个相关电源电压是电路要解决的核心问题，并被明确公开。因此，该特征被直接公开。 |
| 技术特征F《直接公开》 | 说明书第[0017]段：“...the comparator 102 includes a differential input module and a decision module 112.”；图1-3，图6。 | 对比文件的核心是一个比较器电路（comparator 102/602），它接收输入电压（external voltage）和参考电压，进行比较，并产生一个输出信号（control signal / inverter input signal）。该比较器电路耦合到其输出节点（即电压受限的逆变器输入信号节点）。虽然该比较器是差分输入结构，而目标专利是“单端”电压检测，但“单端”在目标专利中主要区别于差分输入，其检测电路本身仍是单端输出。对比文件的比较器功能就是检测输入电压是否超过参考电压，其输出（至逆变器）是单端的。因此，一个耦合到输出节点的电压检测电路（比较器）被直接公开。 |
| 技术特征G《未公开》 | 无相关内容。 | 对比文件全文未提及任何用于降低比较器电路噪声灵敏度的“迟滞生成电路系统”（hysteresis generation circuitry）。其比较器基于差分放大器，通过参考电压设定跳变点，但没有描述引入迟滞的机制。目标专利的迟滞功能是通过特定的反馈电路（M5, M6）实现的。对比文件没有公开该特征。 |
| 技术特征H《隐含公开》 | 说明书第[0033]段描述了当外部电压变化跨越参考电压时，电流在差分输入模块的一条支路切换到另一条支路。当输入电压非常接近参考电压时，差分放大器可能处于线性区或平衡状态，此时上拉和下拉路径可能均不完全导通或截止。 | 对比文件描述了当外部电压跨越参考电压时，电流在差分对的两条支路间切换。在输入电压非常接近参考电压的过渡区域（即第三范围），差分放大器的输出控制信号可能处于中间电平，导致决策模块中的上拉管（MP3/PMOS5）和下拉电流沉（如NMOS7/NMOS8）均未完全开启或处于一种“非控制”的平衡状态，从而可能使逆变器输入信号节点（电压受限的输出节点）处于一个不确定或浮置的中间电平。这对应于目标专利中描述的“第一和第二半导体器件均不控制所述电压受限的输出节点”的状态。因此，该特征被隐含公开。 |
| 技术特征I《直接公开》 | 说明书第[0027]段：“...the differential amplifier 202 includes two NMOS transistors (MN 1 and MN 2)...the first stress protection module 210 includes two NMOS transistors (MN 3 and MN 4)...the two loads ... includes a PMOS transistor (MP 1 and MP 2...)...the pass transistor 212 includes a PMOS load (MP 3)...”。 | 对比文件的电路图中明确使用了大量的NMOS和PMOS晶体管，例如构成差分放大器、保护模块、负载、传输管等的晶体管。这些均是金属氧化物半导体（MOS）晶体管。因此，该特征被直接公开。 |
| 技术特征J《直接公开》 | 说明书第[0003]段：“...the maximum voltage (e.g., 1.8 volts) the transistors can sustain...”；第[0022]段：“...reliability limit of the differential amplifier 202...”。 | 对比文件多次明确指出其电路中使用的晶体管（低电压晶体管）所能承受的最大电压约为1.8V（例如，1.8V晶体管）。这直接公开了半导体器件的工作范围的最大电压约为1.8V。因此，该特征被直接公开。 |
| 技术特征K《未公开》 | 无相关内容。 | 对比文件未公开任何包含“二极管式连接的晶体管以及开关晶体管”的迟滞生成电路系统。目标专利中的迟滞电路（M5, M6）有特定连接方式以实现迟滞功能。对比文件中不存在这样的结构。因此，该特征未被公开。 |
| 技术特征L《未公开》 | 说明书第[0022]段：“...a tail current source 204 coupled to the differential amplifier 202.”；图3，图6。 | 对比文件的比较器电路包含一个尾电流源（tail current source 204/614），该电流源在电路工作时会持续消耗静态电流。这与目标专利权利要求中明确限定的“所述比较器电路除了漏泄电流之外不消耗静态电流”相矛盾。目标专利通过特定的电压限制电路（M1， M2）和检测电路设计实现了无静态电流消耗。对比文件没有公开这样的特性。因此，该特征未被公开。 |
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