对比文件名称：2011-06-28_US7969190B_发明授权_US07969190B2 Input stage for mixed-voltage-tolerant buffer with reduced leakage
目标专利名称：357具有高电压输入能力的单端比较器电路CN104919703B
本次调用的模型名称：专利创造性评估模型
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围。 <br>**《隐含公开》** | 说明书第[0031]段：“A signal received at node 202 may have two possible logic values: 0, representing a voltage level of approximately 0V; and 1, representing a voltage level of approximately 3.3V.” | 对比文件公开了输入节点（node 202）接收来自第一电路的信号，其电压电平可以是约0V或约3.3V。这定义了一个输入电压范围（0V至3.3V）。本领域技术人员可以理解，该范围可以划分为两个子范围：例如，一个低电压范围（约0V）和一个高电压范围（约3.3V），或者根据电路的工作状态划分为其他范围（例如，低于阈值和高于阈值）。尽管对比文件没有明确使用“第一范围”和“第二范围”的表述，但其描述了输入信号处于两种不同电压电平（0V和3.3V）时电路的相应操作，这隐含了输入电压可以被划分成对应于不同操作状态的两个范围。因此，该特征被对比文件隐含公开。 |
| 技术特征B：电压受限的输出节点。 <br>**《直接公开》** | 说明书第[0031]段：“When the signal at node 202 has a voltage level of 0V... the output at node 204 is approximately equal to VDD, or 1.8V.” 以及 “When the signal at node 202 has a voltage level of 3.3V... the output at node 204 is approximately 0V.” | 对比文件明确公开了输出节点（node 204）。该节点的输出电压被限制在由电源VDD（例如1.8V）和地（0V）定义的范围内，不会超出此范围。这与目标专利中“电压受限的输出节点”的概念一致，即输出节点的电压被电路设计限制在某个安全或工作范围内（例如，0V至VDD）。因此，该特征被对比文件直接公开。 |
| 技术特征C：第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合。 <br>**《直接公开》** | 说明书第[0031]段：“When the signal at node 202 has a voltage level of 0V, NMOS transistor 206 is turned on, and the input to inverter 210 is 0V. Thus, the output at node 204 is approximately equal to VDD...” | 当输入节点（node 202）的输入电压为0V（对应于第一范围）时，对比文件中的第一半导体器件（NMOS晶体管206）导通，将输入节点（node 202）耦合至反相器210的输入端，而反相器210的输出端即电压受限的输出节点（node 204）。NMOS晶体管206的导通直接建立了从输入节点到输出节点（通过反相器）的耦合路径。因此，该特征被对比文件直接公开。 |
| 技术特征D：第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源。 <br>**《直接公开》** | 说明书第[0031]段：“When the signal at node 202 has a voltage level of 3.3V, NMOS transistor 208 is turned on... Therefore, the gates of PMOS transistor 212 and NMOS transistor 214 are both biased at VDD. ... and the output at node 204 is approximately 0V.” | 当输入节点（node 202）的输入电压为3.3V（对应于第二范围）时，对比文件中的第二半导体器件（NMOS晶体管208）导通。晶体管208的源极连接至电源VDD（1.8V），其漏极连接至反相器210的输入端。当晶体管208导通时，它将电源VDD的电压（1.8V）耦合到反相器210的输入端，导致反相器210输出0V至输出节点（node 204）。虽然输出是0V而非VDD，但这是通过将电源电压（VDD）耦合至前级电路（反相器输入端）实现的，其作用是在高输入时将输出节点拉至一个确定的逻辑电平（0V），这属于将输出节点耦合至电源电压源（或其确定的电位）以实现逻辑转换。因此，该特征被对比文件直接公开。 |
| 技术特征E：其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平。 <br>**《直接公开》** | 说明书第[0024]段：“...the first circuit may operate at 3.3V or 5V while the second circuit and the I/O buffer circuit both operate at 1.8V or 2.5V.” 以及 第[0033]段：“...the potential drop across the gate oxide of NMOS transistor 208 is approximately 1.5V when signal at node 202 is 3.3V, or approximately 1.8V when signal at node 202 is 0V.” | 对比文件明确说明第一电路（输入源）工作电压为3.3V（或5V），而缓冲电路（包含晶体管206、208等）工作电压为1.8V（VDD）。因此，输入电压范围（高达3.3V）大于缓冲电路内部使用的电源电压电平（1.8V）。同时，为了承受3.3V的输入，对比文件特别采用了深N阱工艺的NMOS晶体管208等措施来避免栅氧过压应力，这隐含了其内部的标准MOS晶体管（如206、212、214等）的正常工作范围（最大耐受电压）低于3.3V。本领域技术人员能够毫无疑义地理解，用于1.8V工艺的MOS器件，其安全工作范围（如最大Vgs、Vds）通常被设计为不超过电源电压（如1.8V）加上一定的余量，因此3.3V的输入电压必然大于这些器件的工作范围。因此，该特征被对比文件直接公开。 |
| 技术特征F：耦合至所述电压受限的输出节点的单端电压检测电路。 <br>**《隐含公开》** | 说明书第[0027]段，图2及对应描述：“input circuit 200 includes ... an inverter 210.” 以及 第[0031]段描述了根据输入电压（0V或3.3V），反相器210输出相应的逻辑电平（1.8V或0V）到节点204。 | 对比文件中的反相器210接收来自输入级（晶体管206、208）的信号，并根据该信号的电压电平产生相应的逻辑输出（高或低）至输出节点204。这实现了一个电压检测功能：检测输入经处理后的中间节点电压，并产生数字输出。虽然目标专利中的“单端电压检测电路”可能包含更复杂的结构（如M3、M4等），但其核心功能与对比文件中的反相器210相同，即：根据输入电压条件，在输出节点产生一个受限的、代表逻辑状态的电压。因此，反相器210相当于一个简单的单端电压检测电路，该特征被对比文件隐含公开。 |
| 技术特征G：其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度。 <br>**《未公开》** | 对比文件全文未提及任何关于迟滞（hysteresis）的内容，也未描述用于降低噪声灵敏度的迟滞生成电路。 | 目标专利明确其单端电压检测电路（140）包含用于生成迟滞以降低噪声灵敏度的特定电路（如M5、M6）。对比文件中的反相器210是一个标准的、非迟滞的比较器/反相器。本领域技术人员从对比文件的描述中无法推断出其电压检测部分包含任何迟滞机制。因此，该特征未被对比文件公开。 |
| 技术特征H：其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点。 <br>**《未公开》** | 对比文件仅描述了输入为0V（逻辑低）和3.3V（逻辑高）两种确定状态下的电路行为，并假设信号在这两个电平之间快速跳变。未描述或暗示存在一个介于高低电平之间的“第三范围”，也未描述在该范围内两个晶体管（206和208）均不导通或不控制输出的状态。 | 目标专利说明书（例如第[0036]段）明确描述了在输入电压处于一个过渡范围（例如1.8V-Vthn到1.8V）时，晶体管M1和M2均不导电，节点A处于“浮置”状态。这是目标专利电路的一个特定设计特征。对比文件的电路工作原理是基于输入信号为确定的逻辑高或逻辑低，没有涉及或需要这样一个中间“浮置”状态。因此，该特征未被对比文件公开。 |
| 技术特征I：其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管。 <br>**《直接公开》** | 说明书第[0027]段：“input circuit 200 includes two NMOS transistors 206 and 208 and an inverter 210. Inverter 210 includes a PMOS transistor 212 and an NMOS transistor 214.” | 对比文件明确且毫无疑义地指出，第一半导体器件（对应于特征C的晶体管206）和第二半导体器件（对应于特征D的晶体管208）都是NMOS晶体管，属于金属氧化物半导体（MOS）晶体管。因此，该特征被对比文件直接公开。 |
| 技术特征J：其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V。 <br>**《隐含公开》** | 说明书第[0024]段：“...the second circuit and the I/O buffer circuit both operate at 1.8V or 2.5V.” 以及 第[0033]段提到为避免栅氧过压，对晶体管208采用了特殊结构（深N阱），暗示标准器件可能无法承受3.3V电压。 | 对比文件明确其I/O缓冲电路（包含晶体管206、208）工作在1.8V（或2.5V）电源下。本领域公知常识是，基于特定工艺节点的MOSFET器件有其最大额定电压，通常与核心电源电压相关。对于1.8V工艺，器件的最大工作电压（如Vgs, Vds）通常设计为围绕1.8V，例如最大耐受电压约为1.8V-2.0V，超过此范围可能导致可靠性问题。对比文件需要处理3.3V输入，因此对晶体管208采用了特殊设计以防止过压，这反证了标准器件（如晶体管206、212、214）的工作范围最大电压约为1.8V。因此，可以合理推断第一和第二半导体器件（206和208，尽管208有特殊设计，但其本质仍是基于1.8V工艺的MOS器件）的工作范围最大电压约为1.8V。该特征被对比文件隐含公开。 |
| 技术特征K：其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管。 <br>**《未公开》** | 对比文件全文未描述任何迟滞生成电路，更未提及构成该电路的二极管式连接晶体管和开关晶体管。 | 如特征G所述，对比文件未公开迟滞生成电路。因此，构成该迟滞电路的具体元件（二极管式连接晶体管和开关晶体管）自然也未被公开。该特征未被对比文件公开。 |
| 技术特征L：其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流。 <br>**《直接公开》** | 说明书第[0032]段：“Clearly, there is no leakage current between VDD and VSS through inverter 210, because PMOS transistor 212 is completely turned off.” 以及 背景技术第[0007]段指出传统电路存在泄漏电流问题，本发明旨在解决该问题。 | 对比文件明确其发明目的之一是消除传统电路中的泄漏电流问题（第[0007]段）。在描述其实施例（图2电路）时明确指出，当输入为高电平（3.3V）时，PMOS晶体管212完全关闭，因此在VDD和VSS之间通过反相器210没有泄漏电流。这表明在稳定状态（静态）下，电路没有从电源到地的直流电流路径，即不消耗静态电流（除了器件固有的、极小的漏泄电流）。这完全符合目标专利所述“除了漏泄电流之外不消耗静态电流”的特征。因此，该特征被对比文件直接公开。 |
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