对比文件名称：2007-01-02_US7158065B_发明授权_US07158065B2 Signal driving circuits
目标专利名称：400具有内建负载衰减器的宽带数_模转换器CN102549929B
本次调用的模型名称：GPT-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A：** 其包括：数/模转换器DAC，其具有第一输出端和第二输出端， **《直接公开》** | [0019]段：`The DAC 14R is coupled to the reference voltage levels V0˜V63 and digital data R0˜R5 and generates an analog voltage VAR1 to the output circuit 16R according thereto.`<br>[0021]段：`The output circuit 16R comprises three switching devices SWR1˜SWR3, and an analog buffer 18R... The switching device SWR3 is coupled between the DAC 14R and the load 17R...` | 对比文件明确公开了包含数/模转换器（DAC），例如14R，其具有输出端以产生模拟电压VAR1。由于该DAC接收数字数据并产生模拟电压，其必然具有输出端。在本领域，一个DAC通常具有至少一个输出端以实现信号输出，而对于差动输出的DAC，其具有第一和第二输出端是常规设计。因此，本领域技术人员能够毫无疑义地确定对比文件的DAC具有输出端。尽管对比文件未明确区分“第一”和“第二”输出端，但DAC 14R、14G、14B各自生成独立的模拟输出电压，每个DAC至少有一个输出端，这对于实现其功能是必需的。因此，该技术特征被对比文件直接公开。 |
| **特征B：** 其中所述DAC包括双级联电流源和差动电流模式开关DCMS **《未公开》** | 无相关内容。 | 对比文件描述的DAC是电阻DAC（R-DAC，见[0002]段），其结构基于电压参考电路和开关选择（如[0019]段所述），未提及使用电流源进行电流导引或开关。具体而言，未公开任何双级联电流源结构，也未公开差动电流模式开关（DCMS）。目标专利中的双级联电流源和DCMS是实现其特定高阻抗输出、低代码相依性等功能的核心结构，而对比文件的DAC结构和工作原理与之完全不同。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **特征C：** 直流DC补偿级，其具有连接到所述DAC相应的所述第一输出端和第二输出端的第一输出端和第二输出端 **《未公开》** | 无相关内容。 | 对比文件的电路中没有名为“直流(DC)补偿级”的组件。其输出电路（16R等）包含开关和模拟缓冲器（18R等），其作用是在特定时间间隔内提供驱动能力或直接连接负载以减少DC偏移（见[0028]、[0041]段）。这与目标专利中专门用于为负载衰减器提供额外工作电流的DC补偿级在结构、连接关系和功能上均不相同。因此，该技术特征未被公开。 |
| **特征D：** 负载衰减器，其经适配以起隔离级的作用且具有第一输入端和第二输入端， **《隐含公开》** | [0021]段：`The analog buffer 18R generates an analog voltage VAR2 according to the analog voltage VAR1, to increase the driving capability of the DAC 14R when the switching SWR2 is turned on.`<br>[0028]段：`...the analog buffers 18R, 18G and 18B generate the analog voltages VAR2, VAG2 and VAB2 to the loads... according to the voltages VAR1, VAG1 and VAB1 from the DACs...`<br>[0041]段：`...such that the voltages VAR1, VAG1 and VAB1 from the DACs... are output to the loads... without DC offset voltage caused by analog buffers...` | 对比文件中的模拟缓冲器（analog buffer，如18R）在PD2时间间隔内连接在DAC和负载之间，其作用是根据DAC的输入电压生成输出电压以增加DAC的驱动能力（[0021]段）。在PD3时间间隔，DAC的输出直接连接到负载，而不经过缓冲器（[0041]段）。这种结构意味着，在缓冲器工作的模式下（PD2），缓冲器位于DAC和负载之间，能够隔离负载对DAC输出的直接影响（例如，缓冲器的高输入阻抗和低输出阻抗特性可以起到隔离作用）。本领域技术人员可以理解，模拟缓冲器（如源极跟随器）的一个基本功能就是提供阻抗变换和隔离，以防止后续负载影响前级电路的性能。因此，虽然对比文件未明确使用“负载衰减器”或“隔离级”的术语，但其模拟缓冲器所起的作用在功能上可以理解为一种隔离级，且其必然具有输入端（连接DAC输出）和输出端（连接负载）。基于隐含公开宽松的判断标准，可以认为该特征被对比文件隐含公开。 |
| **特征E：** 其中所述DAC的所述第一输出端和第二输出端和所述DC补偿级的所述第一输出端和第二输出端被输入进所述负载衰减器相应的所述第一输入端和第二输入端， **《未公开》** | 无相关内容。 | 如对特征C和D的分析，对比文件中不存在“DC补偿级”这一组件。因此，不存在DC补偿级的输出端连接到任何组件的情况。虽然DAC的输出端（如VAR1）确实被输入到输出电路/模拟缓冲器的输入端（[0021]段），但目标专利权利要求中明确限定了DAC和DC补偿级两者的输出端均连接到负载衰减器的输入端。由于DC补偿级的缺失，该连接关系整体上未被对比文件公开。 |
| **特征F：** 且其中所述DC补偿级提供额外电流以使能所述负载衰减器在它的整个操作区域上的操作。 **《未公开》** | 无相关内容。 | 对比文件中不存在DC补偿级，因此更不存在由DC补偿级提供额外电流以支持负载衰减器（模拟缓冲器）操作的功能描述。模拟缓冲器18R等自身包含晶体管（如M3, M5）和偏置电路（如Va）来提供工作电流（见[0033]段），这些电流并非由一个独立的、专门用于补偿的DC级提供。因此，该技术特征未被公开。 |
| **特征G：** 其中所述双级联电流源具有输出端且所述DCMS具有输入端，且其中所述双级联电流源的所述输出端连接到所述DCMS的所述输入端且连接到导轨电压。 **《未公开》** | 无相关内容。 | 对比文件中未公开双级联电流源和差动电流模式开关（DCMS），因此，关于它们的输出端、输入端以及连接到导轨电压的具体连接关系也必然未被公开。 |
| **特征H：** 其中所述双级联电流源包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压且所述第一PMOS晶体管的栅极连接到第一偏压电压 **《未公开》** | 无相关内容。 | 对比文件中的模拟缓冲器部分使用了PMOS晶体管（例如，图3A中的M1、M2），但这些晶体管构成的是源极跟随器电路，用于电压缓冲，而非作为双级联电流源的一部分。因此，该特定连接关系的双级联电流源结构未被公开。 |
| **特征I：** 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述第一PMOS晶体管的漏极且所述第二PMOS晶体管的栅极连接到第二偏压电压。 **《未公开》** | 无相关内容。 | 同特征H，对比文件未公开这种级联连接的PMOS晶体管对作为电流源。 |
| **特征J：** 其中从所述负载衰减器发现的所述DAC的电阻等于所述第二PMOS晶体管的跨导乘以第一电阻乘以第二电阻，其中所述第一电阻是所述第二PMOS晶体管的从漏极到所述源极的电阻，且其中所述第二电阻是所述第一PMOS晶体管的从所述漏极到所述源极的电阻。 **《未公开》** | 无相关内容。 | 该技术特征涉及目标专利中基于双级联电流源特定结构的阻抗计算公式。对比文件既未公开所述的双级联电流源结构，也未涉及从负载衰减器（或模拟缓冲器）看回去的DAC电阻的此类计算方式或公式。 |
| **特征K：** 其中所述DCMS包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第一PMOS晶体管的栅极连接到第一数据输入端，且所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端 **《未公开》** | 无相关内容。 | 对比文件中的DAC是电阻DAC，其开关用于选择电压参考（见[0019]段），而非PMOS晶体管构成的差动电流模式开关（DCMS）。因此，该具体结构的DCMS未被公开。 |
| **特征L：** 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第二PMOS晶体管的栅极连接到第二数据输入端，且所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端。 **《未公开》** | 无相关内容。 | 同特征K，该具体结构的DCMS未被公开。 |
| **特征M：** 其中所述DC补偿级包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压，其中所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，且其中所述第一PMOS晶体管的栅极连接到PMOS偏压电压VBP **《未公开》** | 无相关内容。 | 对比文件中不存在DC补偿级，因此构成DC补偿级的PMOS晶体管及其具体连接关系（源极接导轨电压，漏极接DAC输出端，栅极接偏压）也未被公开。 |
| **特征N：** 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述导轨电压，其中所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端，且其中所述第二PMOS晶体管的栅极连接到VBP。 **《未公开》** | 无相关内容。 | 同特征M，该具体结构的DC补偿级未被公开。 |
| **特征O：** 其中所述负载衰减器包括：第一放大器，其中所述第一放大器的正输入端接收第一参考信号 **《未公开》** | 无相关内容。 | 对比文件中的模拟缓冲器（如18R）包含源极跟随器（如10A、30A）和开关电路（20A），其结构如图3A所示。其中没有明确描述独立的“放大器”组件，其正输入端接收“第一参考信号”。源极跟随器可以视为一种放大器，但其输入端（如M1的栅极）接收的是DAC的输出电压（VAR1），而非一个独立的参考信号。目标专利负载衰减器中的放大器（348a）正输入端接收的是独立的参考信号（REF 350a），这与对比文件的结构和功能不同。因此，该特征未被直接公开。从宽松的隐含公开角度，虽然源极跟随器具有放大功能，但其输入端连接的对象和目的不同，难以合理推断出目标专利中接收独立参考信号的放大器结构。因此，判断为未公开。 |
| **特征P：** 第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述负载衰减器的所述第一输入端和所述第一放大器的负输入端，其中所述第一PMOS晶体管的栅极连接到所述第一放大器的输出端，且其中所述第一PMOS晶体管的漏极连接到所述负载衰减器的第一输出端 **《未公开》** | 无相关内容。 | 对比文件图3A中的模拟缓冲器包含PMOS晶体管（如M1、M2），但其连接关系与特征P的描述不符。例如，M2的源极连接到节点N1和电容C1，栅极通过开关S1A连接到Vdd或通过电容C1保持电压，漏极连接到Vee。这与特征P中描述的“源极连接负载衰减器输入端和放大器负输入端，栅极连接放大器输出端，漏极连接负载衰减器输出端”的结构完全不同。因此，该具体连接关系的负载衰减器电路未被公开。 |
| **特征Q：** 第二放大器，其中所述第二放大器的正输入端接收第二参考信号 **《未公开》** | 无相关内容。 | 同特征O，对比文件未公开接收独立参考信号的第二放大器。 |
| **特征R：** 第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述负载衰减器的所述第二输入端和所述第二放大器的负输入端，其中所述第二PMOS晶体管的栅极连接到所述第二放大器的输出端，且其中所述第二PMOS晶体管的漏极连接到所述负载衰减器的第二输出端。 **《未公开》** | 无相关内容。 | 同特征P，对比文件未公开该具体连接关系的第二PMOS晶体管。 |
| **特征S：** 其中所述第一放大器和第二放大器具有转移函数，其中所述第一PMOS晶体管和所述第二PMOS晶体管具有跨导，且其中从所述DAC发现的所述负载衰减器的电阻是所述转移函数与所述跨导的商的倒数。 **《未公开》** | 无相关内容。 | 该特征涉及负载衰减器内部元件的参数关系（转移函数、跨导）及其等效输入阻抗的特定数学表达式。对比文件完全没有讨论其模拟缓冲器的等效输入阻抗与放大器转移函数及晶体管跨导之间的此种定量关系。因此，该技术特征未被公开。 |
| **特征T：** 其中从所述负载衰减器发现的所述DAC的电阻与从所述DAC发现的所述负载衰减器的电阻的比率的值的计算不受外部负载电阻限制。 **《未公开》** | 无相关内容。 | 对比文件未涉及“从负载衰减器发现的DAC的电阻”与“从DAC发现的负载衰减器的电阻”的比率计算，也未提及该比率是否受外部负载电阻限制。目标专利说明书中强调该特性是由于负载衰减器的隔离作用（见[0043]段），而对比文件虽使用缓冲器，但未揭示或讨论此特定性能优势。 |
| **特征U：** 其中所述负载衰减器起作用以避免从所述DAC中发现输出摆动，从而减小所述DAC的信号/代码相依行为。 **《未公开》** | 无相关内容。 | 对比文件未描述其模拟缓冲器用于避免DAC输出端出现电压摆动，也未提及减小DAC的信号/代码相依行为。目标专利的此特性是其特定架构（双级联电流源、负载衰减器隔离）带来的技术效果（见[0043]、[0056]段），在对比文件中没有对应记载或暗示。 |
| **特征V：** 其中所述负载衰减器的输入节点的低阻抗实现短时脉冲波形干扰能量的快速释放。 **《未公开》** | 无相关内容。 | 对比文件未提及负载衰减器（或模拟缓冲器）输入节点的阻抗特性，也未讨论短时脉冲波形干扰（glitch）能量的快速释放问题。 |
| **特征W：** 其进一步包括连接到所述负载衰减器的输出端的滤波器。 **《未公开》** | 无相关内容。 | 对比文件的信号驱动电路中未描述在模拟缓冲器输出端连接有滤波器。 |
| **特征X：** 其中所述DAC是低功率高分辨率宽带DAC。 **《未公开》** | 无相关内容。 | 对比文件中的DAC用于显示驱动（见[0019]段），其关注点在于减少DC偏移和提高驱动能力，未提及该DAC是“宽带”的，也未强调其“低功率高分辨率”的特性。目标专利的DAC专为宽带通信应用设计（见[0030]段），两者应用领域和技术要求不同。 |
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