**对比文件名称**：2001-09-18_US6292041B_发明授权_US06292041B1 Circuit and method for limiting subthreshold leakage
**目标专利名称**：具有同步化输出的分频器 CN102356369B
**本次调用的模型名称**：DeepSeek-R1
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包含：单端分频器，其操作以：在频率上对时钟信号进行划分<br>**判断结果**：《隐含公开》 | 参见附图1及对应描述：移位寄存器电路10接收移位信号27（shift signal 27），并在每个移位脉冲下将存储的逻辑值从节点30移位到节点40，再到节点50。该电路对输入脉冲信号（即时钟信号）进行操作并产生输出信号（节点30、40、50处的信号）。 | 对比文件公开的移位寄存器电路（图1）接收时钟信号（shift signal 27），并通过动态锁存器（pass gate 15和反相器）的级联，在每个时钟脉冲到来时，将存储的逻辑状态从一个节点传递到下一个节点。从功能上看，这种级联的动态锁存器电路对输入时钟信号进行处理，并在其输出端产生信号，可以认为是对时钟信号的一种“划分”或处理，尽管其主要功能是数据移位而非整数或分数分频。本领域技术人员能够理解，移位寄存器是一种时序逻辑电路，其输出信号的频率和时序关系由输入时钟控制，因此，可以合理地推断出该电路“在频率上对时钟信号进行划分”这一功能特性。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征B**：提供第一及第二单端信号，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间<br>**判断结果**：《隐含公开》 | 参见附图1：电路包括级联的三个动态锁存器阶段，每个阶段输出节点分别为30、40、50。描述中提到“the logic states stored by the dynamic latches 15 are shifted right each time the shift input signal 27 pulses high”（每次移位输入信号27脉冲变高时，动态锁存器15存储的逻辑状态向右移位）。 | 对比文件的移位寄存器电路中，信号从节点30传递到节点40，再传递到节点50。当移位时钟脉冲（shift signal 27）有效时，前一级的逻辑状态被采样并传递到后一级。因此，节点40处的信号（可视为第一单端信号）的跳变（包括上升沿）在时间上必然晚于（即从）节点30处的信号（可视为第二单端信号）的对应跳变，这个延迟时间由电路内部反相器和传输门的延迟决定。虽然目标专利中的两个信号是互补关系，而对比文件中的信号是移位传递关系，但“第一信号的上升沿从第二信号的上升沿延迟”这一时序关系在对比文件的移位寄存器相邻级输出之间是必然存在的。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征C**：及同步电路，其耦合到所述单端分频器，所述同步电路经配置以对所述第一单端信号及第二单端信号去偏斜，且操作以：产生差分输出信号，所述差分输出信号包括对应所述第一单端信号的第一差分输出信号及对应所述第二单端信号的第二差分输出信号<br>**判断结果**：《未公开》 | 对比文件全文未提及“同步电路”、“去偏斜”、“差分输出信号”或功能类似的结构。其主要电路是泄漏限制电路100，用于监测和限制输入脉冲宽度，防止亚阈值泄漏，其输出信号27是可能被截断的输入移位信号101的单端形式。 | 对比文件的核心是泄漏限制电路（100），其功能是监测FET的亚阈值泄漏，并在输入脉冲持续时间过长时强制终止输出脉冲，以防止被保护电路（如移位寄存器）的动态节点因泄漏而失效。该电路完全不涉及对两个存在时序偏差的单端信号进行“同步”或“去偏斜”处理，也完全不涉及产生“差分输出信号”。其输出是单一节点（shift signal 27）的信号。因此，对比文件既未直接公开也未隐含公开该技术特征。 |
| **技术特征D**：基于所述时钟信号对所述第一单端信号，而非所述第二单端信号进行重新取样以获得所述第一差分输出信号<br>**判断结果**：《未公开》 | 对比文件未公开任何“重新取样”操作或结构。泄漏限制电路100中的监测机制是基于泄漏电流对内部节点充电或放电，从而在时间上限制输出脉冲，这与用时钟信号对数据信号进行同步取样的“重新取样”有本质区别。 | 目标专利中的“重新取样”是指利用时钟信号（或其反相版本）控制开关，对单端分频器输出的信号进行同步采样，以消除路径延迟带来的偏斜。对比文件中的电路没有任何类似的结构或操作。其输出信号27的状态改变是由内部泄漏监测节点的电压变化触发的，而非基于时钟边沿对另一个信号进行采样。因此，该技术特征未被对比文件公开。 |
| **技术特征E**：基于所述时钟信号对所述第二单端信号进行重新取样以获得所述第二差分输出信号<br>**判断结果**：《未公开》 | 同上（技术特征D）。对比文件未公开任何“重新取样”操作或结构。 | 同上（技术特征D）。对比文件没有公开基于时钟信号对信号进行“重新取样”的技术手段。因此，该技术特征未被对比文件公开。 |
| **技术特征F**：及输出所述差分输出信号，其中所述第一差分输出信号和第二差分输出信号从所述时钟信号去偏斜且偏移统一时间。<br>**判断结果**：《未公开》 | 对比文件输出的是单端信号（shift signal 27），并非差分信号对。其信号27是输入信号101的可能被截断的版本，目的是限制脉冲宽度，不存在“去偏斜”和“偏移统一时间”的概念或效果。 | 对比文件的输出是单端脉冲信号，用于控制移位寄存器的移位操作。其设计目标是防止脉冲过宽导致泄漏，而非产生一对时间上对准的差分信号。因此，该技术特征中关于“差分输出信号”、“从时钟信号去偏斜”、“偏移统一时间”等内容均未被对比文件公开。 |
| **技术特征G**：其中所述单端分频器包含耦合成回路的第一反相器、第二反相器及第三反相器，所述第一反相器由所述时钟信号的第一版本锁存，所述第二反相器由所述时钟信号的第二版本锁存，所述第一及第二单端信号为来自所述第二反相器及第三反相器的输出。<br>**判断结果**：《未公开》 | 对比文件图1的移位寄存器包含反相器（20,25）和传输门（15），但它们构成的是开环的、级联的动态锁存器链，用于数据移位，而非耦合成回路的、用于产生分频振荡的三反相器环形结构。未公开由时钟信号不同版本“锁存”特定反相器的供电路径以实现分频操作的结构。 | 目标专利中单端分频器的核心是一个由三个反相器构成的闭环振荡回路，其中两个反相器由互补时钟信号控制其电源开关以实现锁存和分频功能。对比文件图1的电路是开环的移位寄存器，其每一级是独立的动态锁存器，不存在三个反相器首尾相连构成回路的结构，也不存在通过控制反相器电源端来实现由时钟信号“锁存”的机制。因此，该具体电路结构未被对比文件公开。 |
| **技术特征H**：其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号<br>**判断结果**：《未公开》 | 对比文件中不存在接收两个单端信号并进行处理的“同步电路”。泄漏限制电路100的输入是单一的shift input signal 101。 | 对比文件的泄漏限制电路100只有一个输入信号101，其内部结构（如NFET泄漏监视器110和PFET泄漏监视器115）处理的是该输入信号及其反相信号，而非来自分频器的两个独立的单端信号。因此，该技术特征未被公开。 |
| **技术特征I**：及第一及第二反相器，其分别耦合到所述第一及第二开关且操作以提供所述差分输出信号。<br>**判断结果**：《未公开》 | 对比文件未公开由开关和反相器构成以提供差分输出的电路结构。 | 对比文件中的反相器（如175/180, 185/190等）用于信号缓冲和逻辑取反，并非用于与开关配合对两个信号进行同步取样以产生差分输出。因此，该技术特征未被公开。 |
| **技术特征J**：其中所述同步电路包含：第一及第二反相器，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号<br>**判断结果**：《未公开》 | 同上（技术特征H）。对比文件没有接收两个单端信号并提供差分输出的同步电路。 | 同上（技术特征H）。对比文件没有公开这样的结构。 |
| **技术特征K**：及第一及第二开关，其分别耦合到所述第一及第二反相器且操作以分别启用及停用所述第一及第二反相器。<br>**判断结果**：《未公开》 | 对比文件未公开通过开关控制反相器电源以实现“启用及停用”反相器的结构。其反相器是常规的、持续供电的CMOS反相器。 | 对比文件中的反相器（如形成缓冲器135、NOR门120、AND门125的部分）是标准CMOS逻辑门，其电源端直接连接至VDD和VSS，没有通过开关控制其供电以启用或停用的结构。因此，该技术特征未被公开。 |
| **技术特征L**：其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号<br>**判断结果**：《未公开》 | 同技术特征H。 | 同技术特征H。 |
| **技术特征M**：第一及第二反相器，其分别耦合到所述第一及第二开关<br>**判断结果**：《未公开》 | 同技术特征I。 | 同技术特征I。 |
| **技术特征N**：第三及第四开关，其分别耦合到所述第一及第二反相器<br>**判断结果**：《未公开》 | 对比文件未公开此类多级开关和反相器级联的同步电路结构。 | 对比文件中不存在这种用于信号同步和去偏斜的二级取样电路。因此，该技术特征未被公开。 |
| **技术特征O**：第三及第四反相器，其分别耦合到所述第三及第四开关<br>**判断结果**：《未公开》 | 同上（技术特征N）。 | 同上（技术特征N）。 |
| **技术特征P**：操作以提供所述差分输出信号。<br>**判断结果**：《未公开》 | 同技术特征C、F。对比文件不提供差分输出信号。 | 同技术特征C、F。对比文件输出的是单端信号。 |
| **技术特征Q**：其中所述第一及第二开关是基于所述时钟信号的第一版本来控制的，且其中所述第三及第四开关是基于所述时钟信号的第二版本来控制的。<br>**判断结果**：《未公开》 | 对比文件未公开此类由互补时钟信号控制的多级开关结构。 | 对比文件中的开关（如传输门15，以及泄漏监视器中的pass gate 205, 220）并非用于同步取样，其控制信号也非用于产生差分输出的互补时钟信号。因此，该技术特征未被公开。 |
| **技术特征R**：其中所述单端分频器进一步操作以提供第三及第四单端信号，且其中所述同步电路包含：第一、第二、第三及第四开关，其耦合到所述单端分频器且操作以分别接收所述第一、第二、第三及第四单端信号<br>**判断结果**：《未公开》 | 对比文件中的移位寄存器虽然提供多个输出节点（30,40,50），但其并非用于产生正交（I/Q）信号对的分频器结构。泄漏限制电路100的输入仅为单一信号101。 | 目标专利该特征涉及产生正交信号的复杂分频器和同步电路。对比文件既未公开能产生两对互补单端信号（用于I和Q通道）的单端分频器，也未公开能接收四路单端信号的同步电路。因此，该技术特征未被公开。 |
| **技术特征S**：及第一、第二、第三及第四反相器，其分别耦合到所述第一、第二、第三及第四开关，所述第一及第二反相器提供差分同相本机振荡器信号，且所述第三及第四反相器提供差分正交本机振荡器信号。<br>**判断结果**：《未公开》 | 对比文件未涉及“同相本机振荡器信号”或“正交本机振荡器信号”的产生。 | 对比文件的应用场景是防止动态电路的亚阈值泄漏，与射频通信中的本振（LO）信号生成完全无关。因此，该技术特征未被公开。 |
| **技术特征T**：其中所述同步电路进一步包含：第五、第六、第七及第八开关，其分别耦合到所述第一、第二、第三及第四反相器<br>**判断结果**：《未公开》 | 对比文件未公开如此复杂的多级开关网络。 | 这是目标专利中更复杂的二级同步电路结构，对比文件中没有任何对应或类似的结构。因此，该技术特征未被公开。 |
| **技术特征U**：及第五、第六、第七及第八反相器，其分别耦合到所述第五、第六、第七及第八开关，所述第五及第六反相器提供所述差分同相本机振荡器信号，且所述第七及第八反相器提供所述差分正交本机振荡器信号。<br>**判断结果**：《未公开》 | 同技术特征S、T。 | 同技术特征S、T。 |
| **技术特征V**：其中所述第一、第二、第七及第八开关是基于所述时钟信号的第一版本来控制的，且其中所述第三、第四、第五及第六开关是基于所述时钟信号的第二版本来控制的。<br>**判断结果**：《未公开》 | 对比文件未公开如此复杂的、由互补时钟信号交错控制的多开关同步电路。 | 该特征是对正交同步电路中开关控制逻辑的进一步限定，对比文件完全没有相关教导。因此，该技术特征未被公开。 |
| **技术特征W**：其中所述同步电路包含同相/正交同步电路，其同步同相沟道和正交沟道上的信号。<br>**判断结果**：《未公开》 | 对比文件未涉及“同相/正交同步电路”或“同相沟道和正交沟道”。 | 对比文件的功能和结构均与正交信号的同步无关。因此，该技术特征未被公开。 |
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