对比文件名称：发明申请_US20100106944A1 Data processing apparatus and method for performing rearrangement operations
目标专利名称：在SIMD架构中用于通道混洗的混洗器电路
本次调用模型名称：深度专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：一种用于处理数据的装置，《直接公开》** | 说明书第[0018]段：“Viewed from a first aspect, the present invention provides a data processing apparatus comprising: a register data store having a plurality of registers, each register for storing a plurality of data elements; processing circuitry responsive to control signals to perform processing operations on said data elements; an instruction decoder responsive to program instructions to generate said control signals; ...” | 对比文件公开了一种数据处理装置，其包括寄存器数据存储（register data store）、处理电路（processing circuitry）和指令解码器（instruction decoder）。该装置用于执行数据处理操作，包括重排操作。本领域技术人员能毫无疑义地得出，这与目标专利中“用于处理数据的装置”是相同的技术特征，在各自技术方案中都作为执行数据处理功能的主体。因此，该技术特征被直接公开。 |
| **技术特征B：所述装置包括：多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置，《直接公开》** | 说明书第[0005]段：“In SIMD processors, a data processing operation performed upon one or more specified registers results in parallel operations being performed upon multiple data elements stored within the data registers. The SIMD approach hence allows the data processing operation to be performed in a number of parallel lanes of processing on respective data elements from a source register so as to generate respective data elements for storing within a destination register.” 说明书第[0106]段：“FIG. 1 schematically illustrates a data processing system (integrated circuit) 2 incorporating both a scalar data processing functionality and a SIMD data processing functionality. ... As illustrated in FIG. 1 the integrated circuit 2 includes various dedicated SIMD processing elements including a SIMD register data store 20, dedicated SIMD processing logic 18 and reordering logic 24.” | 对比文件明确描述了SIMD处理器，其中对指定寄存器执行的数据处理操作会导致对存储在数据寄存器中的多个数据元素执行并行操作。SIMD方法允许在多个并行处理通道（lane）中对来自源寄存器的各个数据元素执行数据处理操作。图1所示的SIMD处理逻辑18可以理解为包含了多个并行工作的处理通道（或称为处理单元/ALU），每个通道对不同的数据元素执行相同的指令。这与目标专利中“多个处理通道，每个包括处理电路，并以SIMD结构配置”的技术特征相同。因此，该技术特征被直接公开。 |
| **技术特征C：以及混洗器电路，其经配置以：从所述处理通道的源子组接收数据，《未公开》** | 说明书第[0106]段描述了重排序逻辑（reordering logic）24。说明书第[0166]段：“In one embodiment, the reordering logic 24 of FIG. 1 takes the form illustrated in FIG. 23.” | 对比文件公开了“reordering logic”（重排序逻辑），其功能是在数据加载/存储时对数据元素进行重新排序（如交织/解交织）。然而，对比文件中的重排序逻辑是从内存加载数据到寄存器时，或从寄存器存储数据到内存时进行操作（参见说明书第[0138]-[0140]段关于VLD、VST指令的描述）。目标专利的混洗器电路是从“处理通道的源子组”接收数据，即在寄存器之间（通道之间）直接进行数据混洗，不涉及内存访问。对比文件没有描述从处理通道的子集（源子组）接收数据进行寄存器间混洗操作。虽然对比文件的SIMD处理逻辑18可能包含多个处理通道，但重排序逻辑24的操作上下文和目的（内存-寄存器数据传输时的重排）与目标专利的混洗器电路（通道间数据交换）不同。因此，该技术特征未被公开。 |
| **技术特征D：响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序，《直接公开》** | 说明书第[0018]段：“... said instruction decoder being responsive to at least one but no more than N re-arrangement instructions, where N is an odd plural number, to generate control signals to control said processing circuitry to perform a rearrangement process at least equivalent to: obtaining as source data elements the data elements stored in N registers of said register data store as identified by the at least one re-arrangement instruction; performing a rearrangement operation to rearrange the source data elements between a regular N-way interleaved order and a de-interleaved order in order to produce a sequence of result data elements; and outputting the sequence of result data elements for storing in the register data store.” | 对比文件公开了指令解码器响应于重排指令（re-arrangement instructions，如三路交织/解交织指令）生成控制信号，以控制处理电路执行重排过程。该过程包括：从指令指定的N个寄存器中获取源数据元素，执行重排操作（在规则的N路交织顺序和解交织顺序之间重排源数据元素），以产生结果数据元素序列。这明确公开了响应于指令（重排指令）对从源（N个寄存器）接收的数据进行重排序。尽管指令的具体内容（交织/解交织）与目标专利的“混洗”指令可能不同，但“响应于指令进行数据重排序”这一技术特征本身已被直接公开。 |
| **技术特征E：以及将经重排序数据分别输出到全部所述处理通道，《未公开》** | 说明书第[0018]段：“... outputting the sequence of result data elements for storing in the register data store.” | 对比文件公开了将结果数据元素序列输出以存储到寄存器数据存储中。这意味着重排后的数据被写回到寄存器。然而，目标专利要求将经重排序数据“分别输出到全部所述处理通道”。在目标专利的上下文中（参见说明书图2、3及对应描述），这意味着混洗器电路的输出被广播到所有处理通道排组，每个处理通道都能接收到数据。对比文件仅描述了将结果存储回寄存器，并未描述或暗示将重排后的数据广播或输出到所有处理通道（或其对应的寄存器）。因此，该技术特征未被直接公开。 |
| **技术特征F：其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中，《隐含公开》** | 说明书第[0018]段：“... outputting the sequence of result data elements for storing in the register data store.” 说明书第[0024]段：“Whilst the result data elements can be written to any desired registers within the register data store, in one embodiment the result data elements are stored within the same N registers from which the source data elements were obtained.” | 对比文件公开了将结果数据元素输出以存储在寄存器数据存储中，并且在一个实施例中，结果数据元素存储在与获取源数据元素相同的N个寄存器中。这意味着，执行重排操作后，结果被写回到特定的寄存器（即“目的地”寄存器）。在SIMD架构中，寄存器通常与处理通道相关联（每个通道有其操作的寄存器）。因此，将数据存储到特定寄存器中，可以隐含地理解为由对应的处理通道（或其控制逻辑）执行了存储操作。虽然对比文件没有明确使用“目的地子组”这一术语，但“将结果数据存储在指定寄存器中”这一动作，在SIMD多通道环境下，本领域技术人员可以合理推断出是由一部分处理通道（即那些对应目标寄存器的通道）负责完成的。因此，该技术特征被隐含公开。 |
| **技术特征G：且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据，《未公开》** | 无相应内容。 | 对比文件没有描述任何关于“丢弃”接收到的数据的概念。在对比文件的重排操作中，结果数据被写入指定的寄存器，没有提及其他通道或寄存器对广播数据采取“丢弃”动作。目标专利中“丢弃”是一个关键特征，用于实现分段混洗，避免数据错误写入。对比文件未公开此特征。 |
| **技术特征H：控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据，《未公开》** | 说明书第[0018]段提及“instruction decoder ... to generate said control signals”。说明书第[0106]段提及控制器通过指令解码生成控制信号。 | 对比文件描述了指令解码器生成控制信号来控制处理电路执行操作，包括重排操作和将结果写回寄存器。这可以视为一种广义的“控制”。然而，目标专利中的“控制器电路”具有非常具体和限定的功能：“允许...目的地子组的对应寄存器存储经重排序数据”。这涉及对寄存器写入使能的精细控制，以实现选择性存储（与特征G的“丢弃”配合）。对比文件没有描述这种针对特定子组寄存器存储使能的控制机制。因此，该技术特征未被公开。 |
| **技术特征I：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述控制器电路经配置以基于偏移确定所述多个排组中的一个的排组标识以及具有所确定排组标识的所述排组中的一个内的处理通道的通道标识，且所述控制器电路经配置以基于所述所确定排组标识和通道标识而允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据，《未公开》** | 无相应内容。 | 对比文件完全没有提及将处理通道分组为“排组”（bank），也没有提及基于“偏移”来确定“排组标识”和“通道标识”，并据此控制寄存器存储。这些是目标专利实现其特定分段混洗算法的核心细节。对比文件的重排操作（如三路交织）是基于指令指定的寄存器进行整体数据重排，不涉及这种基于偏移和排组/通道标识的迭代和选择性存储控制。因此，该技术特征未被公开。 |
| **技术特征J：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个，《未公开》** | 无相应内容。 | 对比文件没有提及“排组”的概念，更没有描述混洗器电路每次仅从一个排组接收数据，以及将输出广播到所有排组。这些特征是目标专利窄宽混洗器实现分段混洗的关键架构。对比文件未公开此特征。 |
| **技术特征K：其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序，《未公开》** | 说明书第[0018]段描述了基于指令进行重排，但未明确提及“偏移”（offset）参数。说明书第[0030]段提及“lane size”，但非混洗偏移。 | 目标专利中的“偏移”是混洗指令的一个参数，用于确定数据在通道间移动的距离（例如，左移多少通道）。对比文件的重排指令（如VITL3/VDTL3）执行的是固定的交织/解交织模式，其指令描述中未包含一个可变的“偏移”参数来控制重排的具体位移量。虽然对比文件的其它指令（如移位指令）可能涉及偏移，但重排（交织/解交织）逻辑本身的操作并非基于一个可变的通道偏移参数。因此，该技术特征未被公开。 |
| **技术特征L：其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于指示所述处理通道中的每一个将数据输出到所述处理通道中的另一个的所述指令而将从所述处理通道的所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中，《未公开》** | 无相应内容。 | 对比文件没有描述任何“连续源子组”或“连续目的地子组”的概念，也没有描述混洗器电路通过多次迭代（每次针对不同的子组）来完成一个完整混洗操作。目标专利的该特征描述了其分段混洗的具体迭代过程。对比文件的重排操作（如一次性对三个寄存器进行三路解交织）是作为一个完整的、一次性的操作执行的，不涉及这种连续子组的处理。因此，该技术特征未被公开。 |
| **技术特征M：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将所述多个排组中包含所述处理通道的所述源子组的排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组，《未公开》** | 说明书第[0166]段及图23描述了重排序逻辑24包含多路复用器350、355，交叉开关375，寄存器缓存380和输出多路复用器385。但这些组件用于在内存和寄存器文件之间重排数据，并非用于在处理通道排组之间进行选择性耦合和广播以实现通道混洗。 | 对比文件虽然公开了包含多路复用器、交叉开关等组件的重排序逻辑，但其应用场景、连接对象和功能目的与目标专利的特征M完全不同。特征M的组件是专门为实现处理通道排组与窄宽混洗器之间的选择性连接和数据广播而设计的，是目标专利分段混洗硬件架构的核心部分。对比文件的重排序逻辑架构服务于不同的技术问题（内存访问时的数据重排）。因此，该技术特征未被公开。 |
| **技术特征N：其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道，《隐含公开》** | 说明书第[0018]段描述重排操作处理的是存储在寄存器中的“数据元素”（data elements）。说明书全文（例如图68A, 68B）显示这些数据元素是完整的值（如坐标值）。重排序逻辑24（图23）的字节交叉开关以字节粒度操作，可以处理完整的数据元素值。 | 对比文件公开的重排操作是针对寄存器中存储的数据元素进行的。在数据处理领域，特别是在SIMD和寄存器操作中，这些数据元素通常被理解为完整的标量值或向量值（例如，16位、32位的整数或浮点数）。重排序逻辑24对从内存读取或要写入内存的“数据元素”进行重新排序，这隐含了它接收、处理和输出的是这些数据元素的完整值，而不是部分或子字节。虽然对比文件没有明确使用“完整标量或向量值”这一表述，但本领域技术人员结合上下文可以毫无疑义地推断出，其处理的对象就是完整的数值。因此，该技术特征被隐含公开。 |
| **技术特征O：其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道，《未公开》** | 说明书第[0006]段：“Another area where such interleave and de-interleave operations are required is in the area of graphics processing, and again it is common for such graphics processing applications to be run within a SIMD processor.” | 对比文件提到图形处理是可能需要交织/解交织操作的领域之一，并且此类应用通常在SIMD处理器上运行。然而，这仅是一个应用示例的提及。对比文件描述的数据处理装置（如图1的集成电路2）是一个通用的、包含标量和SIMD处理功能的数据处理系统，并未明确限定或描述为一种专门的“图形处理单元（GPU）”。目标专利明确要求装置包括GPU，且GPU包含所述处理通道。对比文件未公开此特定限定。 |
| **技术特征P：其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置，《直接公开》** | 说明书第[0106]段：“FIG. 1 schematically illustrates a data processing system (integrated circuit) 2 incorporating both a scalar data processing functionality and a SIMD data processing functionality.” | 对比文件明确将其发明描述为可实施于“集成电路”（integrated circuit）中。图1即展示了一个集成电路2。集成电路是本领域微处理器的常见实现形式。因此，“集成电路”这一选项被对比文件直接公开。虽然“无线通信装置”未被明确提及作为实施例，但“集成电路”或“微处理器”作为装置的具体形式已被公开，满足了“以下各项中的一者”的条件。因此，该技术特征被直接公开。 |
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