**对比文件名称**：发明申请_US20130339664A1 INSTRUCTION EXECUTION UNIT THAT BROADCASTS DATA VALUES AT DIFFERENT LEVELS OF GRANULARITY
**目标专利名称**：在SIMD架构中用于通道混洗的混洗器电路
**模型名称**：本次评估调用
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：一种用于处理数据的装置，《直接公开》 | [0001] The present invention pertains to the computing sciences generally, and, more specifically to an instruction execution unit that broadcasts data values at different levels of granularity. | 对比文件明确公开了其发明涉及一种“指令执行单元”，该单元是用于处理数据的装置。这与目标专利的“用于处理数据的装置”属于相同类型的技术主题，在整体技术方案中均作为执行数据处理操作的硬件实体。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“一种用于处理数据的装置”这一技术特征。 |
| **技术特征B**：所述装置包括：多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置；《未公开》 | [0004] Two types of processor architectures are widely recognized in the field of computer science: “scalar” and “vector”. A scalar processor is designed to execute instructions that perform operations on a single set of data, whereas, a vector processor is designed to execute instructions that perform operations on multiple sets of data. | 对比文件公开了向量（vector）处理器架构，其可对多组数据执行操作，这通常与SIMD思想相关。然而，目标专利的“处理通道”在说明书中被明确解释为SIMD结构中执行同一指令但处理不同数据的并行单元（见[0002], [0036]），每个通道有其ALU和寄存器。对比文件描述的是向量执行单元（如[0003]的功能单元103_1到103_N）和向量寄存器（如[0006]的104），并未明确揭示这些向量单元被组织成多个独立的、以SIMD方式并行执行同一指令的“处理通道”。特别是，目标专利的“处理通道”强调其并行性与同一指令流的关联性，而对比文件的向量处理更侧重于对单个向量指令中的多个数据元素进行操作。因此，对比文件未直接公开目标专利所定义的“以SIMD结构配置的多个处理通道”。同时，本领域技术人员也无法从对比文件的内容中毫无疑义地推断或隐含得出这一特定架构。 |
| **技术特征C**：以及混洗器电路，其经配置以：从所述处理通道的源子组接收数据；《未公开》 | [0053] FIG. 5a shows a logic design for a execution that can implement any combination (including all) of the instructions discussed above in FIGS. 4a through 4f. Referring to FIG. 5a, a first register 501 holds the data structure to be replicated. ... The first register 501 is coupled to replication logic circuitry 502 that replicates content within the first register to produce at its output 503 the replication data structure consistent with the instruction being executed. | 对比文件公开了“复制逻辑电路（replication logic circuitry）502”，其功能是将来自寄存器501的数据结构进行复制。然而，目标专利的“混洗器电路”的核心功能之一是“从处理通道的源子组接收数据”。根据目标专利说明书（[0017], [0020], [0046]），“源子组”是指数量少于处理通道总数的、特定的一组处理通道（例如一个排组）。对比文件的复制逻辑电路502是从单个寄存器（501）接收待复制的数据结构，该寄存器可能存储来自内存或另一个寄存器的值（见[0033], [0040]等），并非从一组并行的处理通道接收数据。两者数据来源的本质不同。因此，对比文件未公开“从处理通道的源子组接收数据”这一特征。 |
| **技术特征D**：响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序；《未公开》 | [0053] ... replication logic circuitry 502 that replicates content within the first register to produce at its output 503 the replication data structure consistent with the instruction being executed. | 对比文件的复制逻辑电路502响应于指令（如VBROADCAST指令）执行“复制（replicate）”操作，生成数据结构的多个副本。目标专利的“重排序（reorder）”在说明书（[0003], [0017], [0025]）中明确解释为在通道之间对数据重新排序，例如改变数据在不同处理通道之间的归属关系，以执行“混洗（shuffle）”操作。这是两种不同的操作：复制是产生多个相同数据副本；重排序是改变数据在并行单元间的分布。对比文件未描述任何基于指令在并行单元间对数据进行重排序的电路或操作。因此，该技术特征未被公开。 |
| **技术特征E**：以及将经重排序数据分别输出到全部所述处理通道，《未公开》 | [0053] ... to produce at its output 503 the replication data structure ... The output 503 of the replication logic circuitry is coupled to masking logic 504 ... to create the resultant data structure in register 506. [0075] Write mask field 670—its content controls, on a per data element position basis, whether that data element position in the destination vector operand reflects the result of the base operation and augmentation operation. | 对比文件中，复制逻辑的输出（503）经掩码逻辑（504）处理后，结果数据结构被写入目的寄存器（506）。这可以理解为将数据输出到一个向量寄存器的所有元素位置（受掩码控制）。然而，目标专利的“输出到全部所述处理通道”特指将数据输出到SIMD架构中所有并行的处理通道单元（见图2，DEMUX 54广播到所有排组）。对比文件的结果是写入一个向量寄存器，该寄存器在物理上可能对应一组存储单元，但并未描述或隐含其输出目标是多个独立的处理通道。两者输出目的地和架构上下文不同。因此，该技术特征未被直接公开。同时，虽然向量寄存器的元素可被视为一种并行数据的存放处，但将其等同于目标专利中具有独立ALU和寄存器的“处理通道”需要进行较大的概念转换和推断，不符合“毫无疑义”或“隐含公开”的宽松标准，因为目标专利的处理通道具有更特定的架构含义和功能。 |
| **技术特征F**：其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中，《未公开》 | [0075] ... whether that data element position in the destination vector operand reflects the result ... When merging, vector masks allow any set of elements in the destination to be protected from updates during the execution of any operation ... preserving the old value of each element of the destination where the corresponding mask bit has a 0. In contrast, when zeroing vector masks allow any set of elements in the destination to be zeroed during the execution of any operation ... an element of the destination is set to 0 when the corresponding mask bit has a 0 value. | 对比文件通过写掩码（write mask）控制结果向量中哪些元素位置被更新（合并掩码）或被置零（零掩码）。这类似于有选择地更新目的寄存器的一部分。然而，目标专利的“目的地子组将经重排序数据存储于对应寄存器中”具有特定架构背景：每个处理通道有其对应的寄存器（GPR），目的地子组是指一部分处理通道成功地将接收到的混洗后数据存入自己的寄存器（见[0018]-[0019], [0046]）。对比文件的掩码控制的是单个向量寄存器内部元素的写入，而非控制多个独立处理通道的寄存器写入行为。两者控制的粒度、对象和架构背景均不相同。因此，该技术特征未被公开。 |
| **技术特征G**：且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据。《未公开》 | [0075] （同上） | 同上分析。对比文件的掩码操作中，对于掩码位为0的位置，在“合并”模式下保留原值，在“置零”模式下写入0。这并非目标专利所定义的“丢弃”。目标专利说明书（[0018]-[0019]）明确解释“丢弃”意味着处理通道未成功存储数据或经配置不存储数据，不对数据采取进一步动作。这与对比文件中“保留原值”或“写入零”在概念和效果上均不同。因此，该技术特征未被公开。 |
| **技术特征H**：控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。《未公开》 | [0075] （同上，关于写掩码控制） | 对比文件中，对目的寄存器特定元素的写入控制是通过指令中的写掩码字段（670）及对应的掩码逻辑（504）实现的。这可以看作是一种控制机制。然而，目标专利的“控制器电路”在说明书（[0020], [0075]-[0077], 图2控制器电路38）中被描述为独立电路，用于基于偏移等参数计算并激活（允许）特定目的地子组的寄存器进行存储。对比文件的掩码控制是直接由指令指定的掩码模式控制向量寄存器内部的写入，没有这样一个独立的、基于计算来动态决定哪个子组有效的控制器电路。因此，该技术特征未被公开。 |
| **技术特征I**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述控制器电路经配置以基于偏移确定所述多个排组中的一个的排组标识以及具有所确定排组标识的所述排组中的一个内的处理通道的通道标识，且所述控制器电路经配置以基于所述所确定排组标识和通道标识而允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。《未公开》 | 无对应内容。 | 对比文件全文未提及将处理单元或执行通道分组为“排组（bank）”，也没有描述任何基于“偏移（offset）”来计算“排组标识”和“通道标识”以控制数据存储的机制。目标专利的这一特征（见[0065], [0071]-[0072]）是其分段混洗具体实现方式的核心部分。对比文件完全未涉及此概念。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征J**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个。《未公开》 | 无对应内容。 | 同上，对比文件无“排组”概念。其复制逻辑电路从单个寄存器接收数据，而非从一个排组；其输出结果写入一个目的向量寄存器，而非广播到多个排组。因此，该技术特征未被公开。 |
| **技术特征K**：其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序。《未公开》 | [0033] ... the instruction format includes a field that identifies where the data structure to be replicated is to be found. （提及指令中的字段标识源数据结构位置，可视为一种偏移）[0098] ... part of the beta field 654 is interpreted as a broadcast field 657B, whose content distinguishes whether or not the broadcast type data manipulation operation is to be performed... | 对比文件的广播指令可能包含标识源数据位置或指定操作类型的字段，这些可广义理解为“偏移”。然而，目标专利的“偏移”在说明书（[0049]-[0050], [0065]）中特指用于确定混洗操作中源通道与目的通道之间距离的参数，混洗器电路基于此偏移对数据进行重排序（如移位）。对比文件中指令字段指定的“偏移”用于定位源数据或选择操作类型，其复制逻辑电路进行的是复制操作，而非基于通道间距离参数的重排序操作。两者“偏移”的含义、用途及引发的操作均不同。因此，该技术特征未被公开。 |
| **技术特征L**：其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于指示所述处理通道中的每一个将数据输出到所述处理通道中的另一个的所述指令而将从所述处理通道的所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中。《未公开》 | 无对应内容。 | 该特征描述了混洗器电路通过迭代方式（针对连续的源/目的地子组）完成整个混洗操作的过程（见[0017], [0021]）。对比文件的广播指令执行一次操作即完成对整个结果向量的写入，没有这种分段、迭代处理的概念。因此，该技术特征未被公开。 |
| **技术特征M**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将所述多个排组中包含所述处理通道的所述源子组的排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组。《未公开》 | 无对应内容。 | 该特征涉及实现分段混洗的具体硬件互连结构（MUX, DEMUX，见图2）。对比文件未描述任何类似的、用于在多个处理通道组与一个混洗电路之间进行选择性连接和广播的多路复用器/多路分用器结构。因此，该技术特征未被公开。 |
| **技术特征N**：其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道。《直接公开》 | [0033] In an embodiment, the input data structure is a 32 bit single precision floating point value... [0040] In an embodiment, the input data structure is a 64 bit double precision floating point value... [0053] ... a first register 501 holds the data structure to be replicated. | 对比文件明确公开其处理的输入数据结构是完整的标量或向量值（如32位单精度浮点值、64位双精度浮点值、包含多个32位值的128位数据结构等，见[0033], [0040], [0043]等），复制逻辑电路（502）对这些完整值进行复制操作。虽然“重排序”与“复制”操作不同，但就“处理完整标量或向量值”这一数据粒度特征而言，对比文件公开了其电路接收、操作并输出完整的数据值。这与目标专利中混洗器电路处理完整数据值（而非子字节）的特征相一致。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“接收、操作并输出完整标量或向量值”这一技术特征。 |
| **技术特征O**：其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道。《未公开》 | [0096] ... a graphics core ... [0115] ... integrated graphics logic ... [0142] ... a special purpose core intended primarily for graphics and/or scientific (throughput) computing ... | 对比文件提及了图形核心（graphics core）和集成图形逻辑，这属于GPU的范畴。然而，目标专利此特征限定“所述GPU包括所述多个处理通道”。如前所述，对比文件未公开目标专利所定义的“多个以SIMD结构配置的处理通道”。因此，虽然对比文件可能涉及GPU，但并未公开包含目标专利所述特定“处理通道”的GPU。该特征作为整体未被公开。 |
| **技术特征P**：其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置。《直接公开》 | [0001] ... instruction execution unit ... [0142] ... The processor may be implemented on one or more chips. [0167] ... cell phones, portable media players, hand held devices, and various other electronic devices... | 对比文件描述的指令执行单元无疑是微处理器或集成电路的一部分（见[0001], [0142]）。同时，对比文件在列举适用设备时提到了“蜂窝电话（cell phones）”等无线通信装置（见[0167]）。因此，对比文件公开了目标专利权利要求中限定的装置类型（集成电路、微处理器、无线通信装置中的至少一种）。本领域技术人员能够毫无疑义地得出此结论。 |
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