对比文件名称：发明专利_JP2007243617A Differential output frequency divider circuit
目标专利名称：用于使用脉冲吞没技术使分频器同步的方法和装置
本次调用的模型名称：DeepSeek
作为资深专利代理师，我将严格依据目标专利说明书对权利要求技术特征的解释，结合对比文件JP2007243617A的公开内容，进行深度分析和特征比对。
**核心技术方案理解：**
目标专利的核心在于使用“脉冲吞没（抑制）”技术来同步分频器。其原理是：检测两个分频器输出信号的相位差，若异相，则通过抑制（吞没）输入到其中一个分频器的时钟信号的至少一个完整脉冲，从而将该分频器的输出相位“推后”一个或多个时钟周期，最终实现与另一个分频器输出同相。这是一种主动、动态的相位调节机制。
对比文件JP2007243617A的核心在于解决CMOS分频器在启动时因内部节点随机电位导致两个分频器输出同相（而非期望的差分/反相）的误操作问题。其方案是：使用两个相同的分频器（触发器），通过一个同相检测电路（如异或门）检测两者的输出是否相同（即同相），若检测到同相，则立即向两个分频器的设置/清除端施加相反的强制信号（一个SET，一个CLR），使它们的输出被强制拉至相反的逻辑电平，从而立即进入差分（反相）状态。这是一种检测到错误状态后立即进行“强制重置”的纠正机制。
两者的根本区别在于相位调节的**手段**：目标专利采用**吞没输入时钟脉冲**来**延迟**输出相位；对比文件采用**强制设置/清除端**来**立即设定**输出电平。目标专利的调节是时序上的“相位滑动”，而对比文件的调节是状态上的“立即跳变”。
以下是严格按照目标专利权利要求划分的特征比对表格：
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用（翻译为中文） | 公开性论述 |
| **技术特征A：** 具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器。<br>**《直接公开》** | [2] “第1フリップフロップ回路1は、クロック入力端子を備え、Ｑ＿Ｂ端子からＤ端子にフィーダバックをかけた構成により、クロック信号を分周する回路である。” <br>译：第一触发器电路1，具备时钟输入端子，通过从Q_B端子向D端子进行反馈的构成，是对时钟信号进行分频的电路。 | 对比文件明确公开了第一触发器电路1（第1分周回路），其接收时钟信号（第一周期信号）并进行分频，输出Q_B信号（第一分频信号）。功能与目标专利的第一分频器完全相同。 |
| **技术特征B：** 具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器。<br>**《直接公开》** | [2] “第2フリップフロップ回路2は、クロック入力端子を備え、Ｑ＿Ｂ端子からＤ端子にフィーダバックをかけた構成により分周する回路である。” <br>译：第二触发器电路2，具备时钟输入端子，通过从Q_B端子向D端子进行反馈的构成，是对时钟信号进行分频的电路。 | 对比文件明确公开了第二触发器电路2（第2分周回路），其同样接收时钟信号（第二周期信号，实际与第一周期信号为同一时钟）并进行分频，输出Q_B信号（第二分频信号）。功能与目标专利的第二分频器完全相同。 |
| **技术特征C：** 耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位。<br>**《未公开》** | [2] “第1分周回路と第2分周回路から上記出力信号を入力し、上記出力信号の信号レベルを比較し、同じであるか異なるかを判断して、上記設定入力端子へ出力する同相検出回路3を具備する。” <br>译：具备同相检测电路3，其从第一分频电路和第二分频电路输入所述输出信号，比较所述输出信号的信号电平，判断是相同还是不同，并向所述设置输入端子输出。 | 对比文件的“同相検出回路”（如同相检测电路3或排他的論理和回路4）确实耦合到两个分频器的输出，并对其输出信号的电平（或逻辑状态）进行比较。然而，目标专利的“比较相位”在说明书语境中（如图8，检测0°/180°或0°/90°/180°/270°相位差）是通过异或门、低通滤波等电路将相位差转换为电平进行判断，其“感测信号”可以是分频信号本身或其缓冲/再分频版本。对比文件仅进行直接的逻辑电平比较（判断是否同相），虽然逻辑电平相同与否间接反映了0°或180°相位差，但其技术手段是简单的逻辑比较，并未公开目标专利中可能包含的缓冲、再分频或滤波等处理以形成“基于分频信号的感测信号”并进行相位比较的完整方案。两者技术手段和实现细节不同。 |
| **技术特征D：** 以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号。<br>**《未公开》** | [2] “同相検出回路3...出力信号の信号レベルを比較し、同じであるか異なるかを判断して、上記設定入力端子へ出力する。” <br>译：同相检测电路3...比较输出信号的信号电平，判断是相同还是不同，并向所述设置输入端子输出。 | 对比文件的同相检测电路是在检测到两个输出信号**同相**（电平相同）时，才会输出有效信号（如低电平）去触发复位动作。而目标专利是在检测到**异相**时生成触发信号。两者的触发逻辑条件相反。对比文件并未公开在“异相”时生成触发信号的技术特征。 |
| **技术特征E：** 耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位。<br>**《未公开》** | [2] “ＣＬＲ端子にＬｏｗレベルの信号が入ってくると第１フリップフロップ回路１はＣＬＲがかかるために、反転出力Ｑ＿ＢはＨｉｇｈレベルになる。” <br>译：当低电平信号进入CLR端子时，由于第一触发器电路1被清除，反相输出Q_B变为高电平。 | 对比文件中，响应于同相检测电路输出的信号，作用于第一分频器（第一触发器）的是**CLR（清除）端子**，其效果是**强制将触发器的输出立即设置为固定电平（高电平）**。这完全不同于目标专利的“将第一周期信号的脉冲抑制至少一个周期”。目标专利的脉冲抑制是通过门控时钟来实现对输入时钟序列的“删减”，从而延迟输出跳变沿，是一种基于时序的相位调节。对比文件的强制清除是直接对输出状态的“设定”，不涉及对输入时钟脉冲的处理。技术手段和实现原理本质不同。 |
| **技术特征F：** 耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。<br>**《未公开》** | [2] “第２フリップフロップ回路２ではＳＥＴ端子が、同じＬｏｗレベルの信号を同じタイミングで受けてＳＥＴがかかるために、反転出力Ｑ＿ＢはＬｏｗレベルに強制される。” <br>译：在第二触发器电路2中，SET端子在同一时序接收到相同的低电平信号而被置位，因此反相输出Q_B被强制为低电平。 | 同特征E的分析，对比文件中对第二分频器（第二触发器）的操作是通过**SET（置位）端子**强制设定输出电平，而非抑制输入时钟脉冲。触发条件也是基于检测到“同相”，而非“异相”。因此，该技术特征未被公开。 |
| **技术特征G：** 其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。<br>**《直接公开》** | [2] “第1分周回路と第2分周回路から上記出力信号を入力し” <br>译：从第一分频电路和第二分频电路输入所述输出信号。 | 对比文件的同相检测电路直接从两个分频器的输出端子（Q_B）取得信号进行比较。这明确公开了第一感测信号就是第一分频信号（Q_B），第二感测信号就是第二分频信号（Q_B）。 |
| **技术特征H：** 其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。<br>**《未公开》** | 未发现相关描述。 | 对比文件未提及在分频器输出与相位检测电路之间设置缓冲器。其电路图（原理图、实施例图）显示分频器输出直接连接至同相检测电路。因此，该技术特征未被公开。 |
| **技术特征I：** 进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号。<br>**《未公开》** | 未发现相关描述。 | 对比文件的分频器只有一级（触发器构成的分频器），其输出直接用于比较和作为差分输出。没有公开对第一分频信号进行再次分频以生成更低频率信号，并将该再次分频后的信号作为感测信号的技术特征。 |
| **技术特征J：** 以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。<br>**《未公开》** | 未发现相关描述。 | 同特征I，对比文件未公开对第二分频信号进行再次分频的结构。 |
| **技术特征K：** 其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**《未公开》** | 未发现相关描述。 | 该特征依赖于特征I、J的多级分频结构以及针对第一分频信号（作为下级分频器的时钟）进行脉冲抑制的机制。由于对比文件未公开多级分频结构，也未公开对分频信号（作为时钟）进行脉冲抑制的机制，因此该特征未被公开。 |
| **技术特征L：** 进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。<br>**《未公开》** | 未发现相关描述。 | 对比文件仅有两个分频器及对应的设置/清除控制，没有提及第三个独立的脉冲抑制电路，更未提及基于“异相”条件生成第三触发信号。其调节机制也非脉冲抑制。 |
| **技术特征M：** 进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。<br>**《未公开》** | 未发现相关描述。 | 该特征依赖于多级分频结构（特征J）和针对第二分频信号的脉冲抑制。对比文件均未公开。 |
| **技术特征N：** 进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本。<br>**《未公开》** | 未发现相关描述。 | 同特征I，对比文件未公开多级分频结构，也未提及缓冲版本。 |
| **技术特征O：** 以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。<br>**《未公开》** | 未发现相关描述。 | 同特征J，对比文件未公开多级分频结构，也未提及缓冲版本。 |
| **技术特征P：** 进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位。<br>**《未公开》** | 未发现相关描述。 | 对比文件仅公开了两个分频器（两个电路路径）的结构。没有公开包含第三个独立分频器的第三电路路径，也没有公开相位检测电路与第三个分频器输出耦合并进行比较。 |
| **技术特征Q：** 以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号。<br>**《未公开》** | 未发现相关描述。 | 该特征依赖于特征P的第三电路路径，对比文件未公开。 |
| **技术特征R：** 以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**《未公开》** | 未发现相关描述。 | 该特征依赖于特征P、Q的第三路径及异相触发条件，且调节手段为脉冲抑制，对比文件均未公开。 |
| **技术特征S：** 其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲。<br>**《未公开》** | 未发现相关描述。 | 对比文件中对分频器的控制是通过直接连接SET/CLR端实现的，没有公开如目标专利图7所示的、由延迟触发器、组合逻辑构成的、用于生成门控脉冲的复杂脉冲吞没电路结构。 |
| **技术特征T：** 以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。<br>**《未公开》** | 未发现相关描述。 | 同特征S，对比文件未公开用于实现时钟脉冲门控的第二组合逻辑等电路结构。 |
| **技术特征U：** 其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号。<br>**《直接公开》** | [2] “同相検出回路は排他的論理和回路で構成してもよい。” <br>译：同相检测电路也可以用排他的逻辑和（异或）电路构成。 | 对比文件明确教导同相检测电路可以由异或逻辑（排他的論理和回路）构成，并且其实施例1（图2）中正是使用了异或门4。这直接公开了相位检测电路包含异或逻辑，用于接收两个感测信号（分频器输出）。 |
| **技术特征V：** 一个或多个低通滤波器，耦合到所述异或逻辑。<br>**《未公开》** | 未发现相关描述。 | 对比文件中的异或门输出直接用于控制SET/CLR端，没有提及在异或逻辑后连接低通滤波器。目标专利中的低通滤波器（如图8）用于将异或输出的数字波形转换为直流电平以便比较，这是其相位检测方案的一部分。对比文件未公开此特征。 |
| **技术特征W：** 以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。<br>**《未公开》** | 未发现相关描述。 | 该特征依赖于特征V的低通滤波器。对比文件既无低通滤波器，自然也无耦合到其后的比较器。其异或门输出本身就是控制信号。 |
| **技术特征X：** 其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。<br>**《隐含公开》** | [2] “本発明によれば、ＣＭＯＳ上でクロック分周をするさいに、電源立ち上げ時などで不定な状態であっても強制的に正常動作へ引き戻すことができる。” <br>译：根据本发明，在CMOS上进行时钟分频时，即使在电源启动时等不确定的状态下，也能够强制性地拉回至正常动作。 | 对比文件明确其发明要解决的是电源启动（電源立ち上げ時）等情况下因状态不确定导致的误操作问题。这意味着其同相检测和强制复位功能正是在装置上电（电力循环）或类似复位后的启动阶段被激活和执行。本领域技术人员可以毫无疑义地理解，其检测比较操作是在复位/电力循环后进行的。因此，该技术特征被对比文件隐含公开。 |
| **技术特征Y：** 其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器。<br>**《未公开》** | 未发现相关描述。 | 对比文件中的分频器（触发器）输出的是单相信号（Q或Q_B），其目的是产生差分（反相）输出对（OUT和OUT_B）。没有公开能够同时生成同相(I)和正交(Q)版本信号的正交分频器（I/Q Divider）。 |
| **技术特征Z：** 以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。<br>**《未公开》** | 未发现相关描述。 | 同特征Y，对比文件中的第二分频器也未公开是能输出正交信号的正交分频器。 |
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