**模型名称**：DeepSeek最新版本模型
**目标专利名称**：169具有脉冲控制的读出放大器CN107533855B
**对比文件名称**：2002-02-14_发明申请_US20020017927A1 DATA OUTPUT CIRCUIT HAVING FIRST AND SECOND SENSE AMPLIFIERS
作为专利创造性评估经验丰富的资深专利代理师，我将严格依据目标专利说明书对权利要求的解释，结合对比文件公开的内容，对技术特征进行逐一比对。目标专利的核心改进在于通过延迟电路控制第一上拉晶体管的关断时机，以解决常规读出放大器中的定时毛刺问题，从而提高存储器操作速度。对比文件涉及一种数据输出电路，其核心目的在于消除输出驱动前级的电平移位电路，以实现高速数据访问并节省芯片面积。两者的发明目的和解决的技术问题不同。
以下是根据目标专利权利要求的技术特征划分，与对比文件US20020017927A1进行的特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子** <br>**《直接公开》** | [0017]段：“The differential amplifier 3 includes four PMOS transistors P1 through P4, three NMOS transistors N1 through N3, and two inverters of M1 and M2. ... amplifies the data appearing at output nodes n2 and n2B on the current mirror type amplifier 2 according to a row address enable signal RAE.” <br>图1显示：NMOS晶体管N1和N2构成差分对，其栅极分别连接到节点n2和n2B（相当于位线对），源极共同连接到N3，漏极为输出节点n4和n6。 | 对比文件明确公开了由晶体管N1和N2组成的差分对（differential pair）。该差分对响应于其栅极输入的信号（即出现在节点n2和n2B上的数据，相当于位线对之间的电压差）来引导电流。每个差分对晶体管N1和N2均具有漏极端子，即输出端子n4和n6。因此，该技术特征被对比文件直接公开。 |
| **B：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号** <br>**《直接公开》** | [0018]段：“The row address enable signal RAE is a signal composed of a read amplifier active signal RAC that has been delayed by using two stages of inverters M3 and M4.” <br>图1显示：反相器M3和M4串联，对RAC信号进行延迟，生成RAE信号。 | 对比文件明确公开了由两个反相器M3和M4串联构成的延迟电路。该电路将读出放大器激活信号RAC（其功能相当于目标专利的“读出使能信号”）延迟，生成了行地址使能信号RAE（相当于“延迟的读出使能信号”）。因此，该技术特征被对比文件直接公开。 |
| **C：与晶体管的所述差分对相对应的成对的第一上拉晶体管** <br>**《直接公开》** | [0017]段：“The differential amplifier 3 includes four PMOS transistors P1 through P4...” <br>图1显示：PMOS晶体管P1和P2，其源极接电源EVCC，漏极分别连接至差分对晶体管N1和N2的输出节点n4和n6。 | 对比文件中的差分放大器3包含PMOS晶体管P1和P2。P1和P2的源极连接至电源（EVCC），漏极分别连接至差分对N1和N2的输出节点n4和n6，因此它们的功能是作为上拉晶体管，将输出节点上拉至电源电压。P1和P2与差分对N1、N2一一对应，构成“成对的第一上拉晶体管”。因此，该技术特征被对比文件直接公开。 |
| **D：，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，** <br>**《直接公开》** | 图1显示：PMOS晶体管P1连接在电源EVCC与N1的漏极（输出节点n4）之间；P2连接在电源EVCC与N2的漏极（输出节点n6）之间。 | 如特征C所述及图1所示，P1连接在电源节点（EVCC）和差分对晶体管N1的输出端子（n4）之间，P2连接在电源节点（EVCC）和差分对晶体管N2的输出端子（n6）之间。该连接关系被对比文件明确公开。 |
| **E：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断** <br>**《未公开》** | [0017]段：“... amplifies the data ... according to a row address enable signal RAE.” <br>图1显示：P1和P2的栅极分别交叉耦合至n6和n4，并非由RAE信号直接控制。 | 目标专利中，第一上拉晶体管（P3‘， P4’）的栅极直接由延迟的读出使能信号（SE_D）控制，并明确配置为响应该延迟信号的确立（例如，从低到高）而关断（对于PMOS晶体管）。在对比文件中，上拉晶体管P1和P2的栅极是交叉耦合到对方差分对的输出节点（n6和n4），其导通或关断状态由放大器内部的差分输出电压决定，而不是直接由外部延迟信号RAE的确立来控制。两者控制逻辑和作用机理完全不同。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **F：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，** <br>**《直接公开》** | [0017]段：“The differential amplifier 3 includes four PMOS transistors P1 through P4...” <br>图1显示：PMOS晶体管P3和P4，其源极接电源EVCC，漏极分别连接至输出节点n4和n6，栅极接地。 | 对比文件中的差分放大器3除了P1和P2，还包括PMOS晶体管P3和P4。P3和P4的源极接电源EVCC，漏极分别连接至输出节点n4和n6，因此它们也起到上拉作用。P3和P4与差分对N1、N2相对应，构成另一对“上拉晶体管”。根据其在电路中的位置和作用，可以认定为“第二上拉晶体管”。因此，该技术特征被对比文件直接公开。 |
| **G：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，** <br>**《直接公开》** | 图1显示：PMOS晶体管P3连接在电源EVCC与输出节点n4之间；P4连接在电源EVCC与输出节点n6之间。 | 如图1所示，P3连接在电源节点（EVCC）和N1的输出端子（n4）之间，P4连接在电源节点（EVCC）和N2的输出端子（n6）之间。该连接关系被对比文件明确公开。 |
| **H：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。** <br>**《部分直接公开，部分未公开》** | [0017]段：描述了P1-P4的存在。<br>图1显示：P3和P4的栅极接地。 | 1. “每个第二上拉晶体管被配置为总是接通”：对比文件中，P3和P4的栅极直接连接到地（VSS）。对于PMOS晶体管，栅极接地意味着其栅源电压为负电源电压，晶体管始终处于导通状态，即“总是接通”。该特征被直接公开。<br>2. “每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小”：目标专利说明书[0023]段明确指出，第一上拉晶体管（P3‘， P4’）被设计为“相对强的”，第二上拉晶体管（P3“， P4”）被设计为“相对弱的”，并通过尺寸（例如宽度）来实现。对比文件全文及附图均未提及或暗示晶体管P1、P2与P3、P4之间的相对尺寸大小关系。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出P1/P2的尺寸必须大于P3/P4的结论。因此，该尺寸比较特征未被公开。 |
| **I：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。** <br>**《直接公开》** | [0017]段：“The differential amplifier 3 includes ... three NMOS transistors N1 through N3...” <br>[0017]段：“... amplifies the data ... according to a row address enable signal RAE.” <br>图1显示：NMOS晶体管N3的栅极由RAE信号控制，其源极接地，漏极连接N1和N2的源极。 | 对比文件中的NMOS晶体管N3，其栅极由延迟后的读出使能信号RAE控制，源极接地，漏极连接到差分对N1和N2的公共源极节点。当RAE信号确立（变高）时，N3导通，为差分对N1和N2提供电流路径，即生成电流。因此，该技术特征被对比文件直接公开。 |
| **J：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。** <br>**《直接公开》** | 图1显示：NMOS晶体管N3的漏极连接到N1和N2的源极（第二端子），N3的源极接地。 | 如图1所示，电流源晶体管N3的漏极连接至差分对晶体管N1和N2的源极（第二端子），其源极连接至地（GND）。该连接关系被对比文件明确公开。 |
| **K：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。** <br>**《直接公开》** | [0017]段：“The differential amplifier 3 includes four PMOS transistors P1 through P4...” <br>图1显示：P1和P2为PMOS晶体管。 | 对比文件中明确记载P1和P2是PMOS晶体管，且如上所述，它们作为第一上拉晶体管。因此，该技术特征被直接公开。 |
| **L：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。** <br>**《直接公开》** | [0017]段：“The differential amplifier 3 includes four PMOS transistors P1 through P4...” <br>图1显示：P3和P4为PMOS晶体管，且它们的栅极连接至地（VSS）。 | 对比文件中明确记载P3和P4是PMOS晶体管，且图1显示它们的栅极连接到地（VSS），即“耦合到接地”。因此，该技术特征被直接公开。 |
| **M：其中所述延迟电路包括串联反相器链。** <br>**《直接公开》** | [0018]段：“... delayed by using two stages of inverters M3 and M4.” | 对比文件明确公开延迟电路由两级（即串联的）反相器M3和M4构成，这是一个串联反相器链。因此，该技术特征被直接公开。 |
| **N：其中所述串联反相器链包括偶数数目的反相器。** <br>**《直接公开》** | [0018]段：“... delayed by using two stages of inverters M3 and M4.” | 对比文件明确记载使用了两个（2个）反相器，2是偶数。因此，该技术特征被直接公开。 |
| **O：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。** <br>**《直接公开》** | [0017]段：“The differential amplifier 3 includes four PMOS transistors P1 through P4...” <br>图1显示：PMOS晶体管P1和P2，P1连接在EVCC与n4之间，栅极接n6；P2连接在EVCC与n6之间，栅极接n4。 | 对比文件中的PMOS晶体管P1和P2，其连接方式（P1的栅极接n6，P2的栅极接n4）构成了交叉耦合（cross-coupled）结构。并且，如特征D所述，它们耦合在电源节点（EVCC）与对应差分对晶体管的输出端子（n4， n6）之间。因此，该技术特征被对比文件直接公开。 |
| **P：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。** <br>**《直接公开》** | 图1显示：交叉耦合晶体管P1的栅极连接到差分对晶体管N2的输出端子n6；交叉耦合晶体管P2的栅极连接到差分对晶体管N1的输出端子n4。 | 如图1所示，交叉耦合晶体管P1的栅极连接至“剩余一个”交叉耦合晶体管P2所对应的差分对晶体管N2的输出端子n6；反之，P2的栅极连接至P1所对应的N1的输出端子n4。该交叉耦合连接关系被对比文件明确公开。 |
| **Q：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。** <br>**《未公开》** | [0018]段仅提及使用两级反相器产生延迟，未描述延迟时长与信号确立时段的关系。 | 目标专利说明书[0024]段强调，延迟电路被配置为使延迟的读出使能信号以“读出使能信号确立时段的分数”被延迟，这是为了实现第一上拉晶体管仅在确立时段的初始部分导通。对比文件仅公开了使用反相器链产生延迟，但完全没有描述或暗示该延迟的具体时长与读出使能信号（RAC）的确立时段之间存在任何比例或分数关系。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出这一特定的定时关系。因此，该技术特征未被公开。 |
| **R：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。** <br>**《直接公开》** | [0017]段：“... amplifies the data appearing at output nodes n2 and n2B on the current mirror type amplifier 2 ...” <br>图1显示：N1的栅极连接至节点n2，N2的栅极连接至节点n2B。 | 对比文件中，差分对晶体管N1的栅极连接到节点n2，N2的栅极连接到节点n2B。节点n2和n2B承载来自前级电流镜型放大器2的差分数据信号，在存储器读出路径中，这些数据线相当于“位线”和“互补位线”的功能。因此，该连接关系被对比文件直接公开。 |
| **S：其中所述位线和所述互补位线两者是SRAM位线。** <br>**《未公开》** | 对比文件全文提及“memory cell”、“semiconductor memory circuit device”，但未具体限定为SRAM（静态随机存取存储器）。 | 目标专利明确限定其应用于SRAM（参见背景技术[0004]段）。对比文件虽然涉及半导体存储器电路，但其发明背景部分（[0004]段）讨论的是降低内存单元耐压和内部电源电压的一般趋势，并未具体指明是SRAM。其电路可用于多种类型的存储器。因此，对比文件没有公开或暗示其所使用的位线是“SRAM位线”。该特定应用领域的限定未被公开。 |
**结论与代码输出**：
根据上述比对分析，技术特征E、H（后半部分）、Q、S未被对比文件US20020017927A1公开。其余技术特征A、B、C、D、F、G、H（前半部分）、I、J、K、L、M、N、O、P、R均被对比文件直接公开。
因此，在回答结尾插入对应代码为：<<<A>>><<<B>>><<<C>>><<<D>>><<<F>>><<<G>>><<<I>>><<<J>>><<<K>>><<<L>>><<<M>>><<<N>>><<<O>>><<<P>>><<<R>>>