对比文件名称：2002-11-12_发明授权_US06480037B1 Sense amplifier circuit of semiconductor memory device
目标专利名称：169具有脉冲控制的读出放大器CN107533855B
本次调用模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子<br>**判断结果**：**直接公开** | “first and second input transistors, with respective channels connected between the first node and a pull-down node and between the second node and the pull-down node, respectively, for pulling the first and second nodes to an electric potential of the pull-down node according to an electric potential of a bit line and complement bit line connected to respective gates of the first and second input transistors;” (Summary of the Invention) 以及 “The CMOS cross-coupled sense amplifier circuit includes ... A first input transistor 22 is connected between a pull-down node PN and the first internal node IN1 for inputting voltage of a bit line BL to a gate. A second input transistor is connected between the pull-down node PN and the second internal node IN2 for inputting voltage of a bit line BLB to its gate.” (Description of the Related Art) | 对比文件公开了第一和第二输入晶体管（22， 24）。其栅极分别连接到位线BL和互补位线BLB（即“位线对”），它们的沟道分别连接在第一内部节点IN1与下拉节点PN之间、以及第二内部节点IN2与下拉节点PN之间。当驱动晶体管26导通时，下拉节点PN被拉低至地电位，输入晶体管22和24根据其栅极上的位线电压（即BL和BLB之间的电压差）来控制流过其沟道的电流大小，从而影响IN1和IN2节点的电位（即“引导电流”）。输入晶体管22和24的漏极分别连接到内部节点IN1和IN2，这两个节点在功能上对应于差分信号的输出端。因此，对比文件直接公开了由两个晶体管（22， 24）构成的差分输入对，其响应于位线对（BL， BLB）的电压差来控制电流，并具有输出端子（IN1， IN2）。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号<br>**判断结果**：**未直接或隐含公开** | 对比文件全文未描述任何用于生成延迟的控制信号的电路。控制信号CS是直接输入到各个晶体管（如预充电晶体管28， 30， 均衡晶体管20， 32， 驱动晶体管26等）的栅极。 | 目标专利的“延迟电路”是一个专门的电路模块，用于将“读出使能信号（SE）”延迟，生成一个“延迟的读出使能信号（SE_D）”，并用后者独立控制第一上拉晶体管的关断。对比文件中的控制信号CS直接充当使能信号，用于同时控制预充电/均衡阶段（CS为低）和放大阶段（CS为高）的转换。对比文件中没有任何部分提及、教导或暗示需要对控制信号CS进行延迟以生成第二个延迟的控制信号。因此，对比文件既未直接公开也未隐含公开“延迟电路”。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管<br>**判断结果**：**隐含公开** | “reference numerals 28 and 30 are pre-charge transistors connected between supply voltage Vdd and the first output node ON1, and between supply voltage Vdd and the second output node ON2, respectively.” (Description of the Related Art) | 对比文件公开了预充电晶体管28和30，它们分别连接在电源电压Vdd与第一输出节点ON1、以及电源电压Vdd与第二输出节点ON2之间。在目标专利中，第一上拉晶体管（P3‘， P4’）连接在电源节点与差分对晶体管（M1， M2）的输出端子（漏极）之间。虽然对比文件中的预充电晶体管连接的是“输出节点（ON1， ON2）”，而目标专利连接的是差分对晶体管的“输出端子”，但在对比文件的电路架构中，输出节点ON1/ON2通过交叉耦合的锁存器（晶体管12， 14， 16， 18）与内部节点IN1/IN2（即输入晶体管22， 24的漏极，功能上相当于差分输出端）紧密耦合且电位相互影响。更重要的是，预充电晶体管28和30在功能上就是在特定阶段（CS为低时）将输出节点上拉至电源电压的“上拉晶体管”。它们成对出现（28对应ON1， 30对应ON2），与差分输入对（22， 24）的输出端（IN1， IN2）通过电路结构相关联，因此可以认为对比文件隐含公开了“成对的第一上拉晶体管”这一结构特征。 |
| **技术特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，<br>**判断结果**：**隐含公开** | 同上，预充电晶体管28连接在Vdd和ON1之间，30连接在Vdd和ON2之间。结合图3，ON1通过均衡控制晶体管34与IN1相连，ON2通过均衡控制晶体管36与IN2相连。IN1和IN2分别是输入晶体管22和24的漏极，即差分对的输出端子。 | 如特征C论述，预充电晶体管28和30直接连接在电源节点Vdd和输出节点ON1/ON2之间。虽然ON1/ON2并非直接是输入晶体管（差分对）22/24的漏极（IN1/IN2），但在电路功能上，ON1/ON2通过锁存器结构与IN1/IN2紧密关联，共同构成放大器的输出端。在CS为低的预充电阶段，晶体管28和30导通，将ON1和ON2上拉至Vdd，同时由于均衡控制晶体管34和36也导通，IN1和IN2的电位也被上拉/均衡。因此，预充电晶体管28和30的功能作用（在特定阶段为输出节点上拉充电）与目标专利中第一上拉晶体管（在SE有效初期为输出端子上拉充电）在原理上是相似的。本领域技术人员可以理解，这种上拉晶体管可以连接在电源与放大路径上的关键节点（如输出节点或内部差分节点）之间。因此，可以认为对比文件隐含公开了“每个上拉晶体管耦合在对应的…输出端子与电源节点之间”这一连接关系。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断<br>**判断结果**：**未直接或隐含公开** | “The pre-charge transistors 28 and 30 pre-charge the first and second output nodes ON1 and ON2 to the level of supply voltage, Vdd, by switching when the control signal, CS, input to gates of the transistors is at the pre-charge level.” (Description of the Related Art) 以及 “if the control signal CS is low and input at the pre-charge level, the pre-charge transistors 28 and 30 … are all ‘turned on’. … After completion of pre-charge and equalization operations, … when the control signal, CS, is activated to its high level from its low level of logic, the sense amplifier … is driven. The pre-charge transistors 28 and 30 … are turned off” (Description of the Related Art) | 对比文件明确公开了预充电晶体管28和30的开关由控制信号CS直接控制：当CS为低（预充电电平）时导通，当CS为高（驱动电平/使能电平）时关断。目标专利的关键创新点在于使用一个“延迟的”读出使能信号来控制第一上拉晶体管的关断，从而在使能信号有效初期，第一上拉晶体管仍保持导通以抑制毛刺，经过一段延迟后才关断以允许快速放大。对比文件中的预充电晶体管是在使能信号（CS）变为高电平（确立）时**立即**关断，没有任何延迟机制。对比文件中既没有描述延迟信号，也没有教导或暗示上拉晶体管的关断需要相对于使能信号进行延迟。因此，该特征未被公开。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，<br>**判断结果**：**未直接或隐含公开** | 对比文件全文未提及任何“总是接通”的、与预充电晶体管28/30并联的上拉晶体管。图3中，在输出节点ON1/ON2与Vdd之间，只有预充电晶体管28和30。 | 目标专利的“第二上拉晶体管”（P3“， P4”）被配置为“总是接通”，作为弱上拉器件。对比文件的电路图中，在电源Vdd与输出节点ON1/ON2之间，除了预充电晶体管28和30（受CS控制）外，没有其他始终连接的上拉器件。虽然交叉耦合的PMOS晶体管12和16也连接在Vdd和内部节点之间，但它们的功能是构成锁存器的一部分以进行信号放大和再生，其导通状态由交叉耦合的栅极电压动态控制，并非“总是接通”的弱上拉晶体管。因此，对比文件既未直接公开也未隐含公开“成对的第二上拉晶体管”这一附加的、独立的结构特征。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，<br>**判断结果**：**未直接或隐含公开** | 无相应内容。 | 由于特征F的“第二上拉晶体管”未被公开，其具体的连接关系特征G自然也未被公开。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。<br>**判断结果**：**未直接或隐含公开** | 无相应内容。 | 对比文件未公开“第二上拉晶体管”，更未公开其“总是接通”的配置，以及第一与第二上拉晶体管之间的大小比较关系。目标专利中晶体管大小的设定是为了实现特定的强弱上拉功能，这是其解决技术问题的关键设计之一，对比文件中完全没有涉及。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。<br>**判断结果**：**隐含公开** | “A driving transistor 26 is connected between the pull-down node PN and ground for pulling down the electric potential of the pull-down node PN to a ground level in response to a control signal, CS, input to its gate is at a driving level.” (Description of the Related Art) | 对比文件公开了驱动晶体管26，其连接在下拉节点PN与地之间。当控制信号CS变为高电平（驱动电平，即确立）时，该晶体管导通，将PN节点下拉至地电位。在目标专利中，电流源晶体管M3响应于读出使能信号SE的确立而导通，为差分对M1和M2提供尾电流路径。虽然连接位置略有不同（目标专利中M3连接在差分对源极与地之间，对比文件中驱动晶体管26连接在公共下拉节点PN与地之间），但两者的核心功能是相同的：响应于一个使能信号（SE/CS）的确立而导通，为差分放大电路提供一个到地的电流路径（生成/控制电流）。本领域技术人员可以理解，在差分放大器中，提供尾电流的晶体管可以视为电流源。因此，对比文件隐含公开了“电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流”这一特征。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。<br>**判断结果**：**隐含公开** | “first and second input transistors, with respective channels connected between the first node and a pull-down node and between the second node and the pull-down node, respectively, ... a driving transistor for pulling down the pull-down node to ground in response to activation of a predetermined level of a control signal;” (Summary of the Invention) 以及图3所示连接关系。 | 在对比文件的电路中，第一输入晶体管22的源极（第二端子）连接至下拉节点PN，第二输入晶体管24的源极（第二端子）也连接至同一个下拉节点PN。而驱动晶体管26连接在该下拉节点PN与地之间。因此，驱动晶体管26实质上是耦合在输入晶体管22和24的公共源极节点（PN）与地之间。这与目标专利中电流源晶体管M3耦合在差分对M1和M2的公共源极与地之间的结构是等同的。因此，该特征被对比文件隐含公开。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。<br>**判断结果**：**直接公开** | “As shown in FIG. 1, ... reference numerals 28 and 30 are pre-charge transistors ... The first and second equalization transistors 20 and 32, and pre-charge transistors 28 and 30 are PMOS transistors.” (Description of the Related Art) | 对比文件明确记载了预充电晶体管28和30是PMOS晶体管。如前所述，这些预充电晶体管在功能上对应于目标专利中的“第一上拉晶体管”。因此，该特征被直接公开。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。<br>**判断结果**：**未直接或隐含公开** | 无相应内容。 | 对比文件未公开“第二上拉晶体管”，因此其晶体管类型（PMOS）和栅极连接方式（耦合到接地）自然也无从谈起。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。<br>**判断结果**：**未直接或隐含公开** | 无相应内容。 | 对比文件未公开任何“延迟电路”，因此也不可能公开其具体实现方式（如串联反相器链）。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。<br>**判断结果**：**未直接或隐含公开** | 无相应内容。 | 同上，该特征未被公开。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。<br>**判断结果**：**直接公开** | “the CMOS cross-coupled sense amplifier circuit includes a PMOS transistor 12 and an NMOS transistor 14 connected in a series between supply voltage Vdd and a first internal node IN1. The gates of PMOS transistor 12 and NMOS transistor 14 are connected to a second output node ON2 ... PMOS transistor 16 and NMOS transistor 18 are connected in series between supply voltage Vdd and a second internal node IN2. The gates of PMOS transistor 16 and NMOS transistor 18 are connected to a first output node ON1 ...” (Description of the Related Art) | 对比文件明确公开了由晶体管12、14和16、18分别构成的两个反相器，它们交叉耦合形成一个锁存器。具体地，PMOS晶体管12和NMOS晶体管14串联在Vdd和第一内部节点IN1之间，它们的栅极共同连接到第二输出节点ON2；PMOS晶体管16和NMOS晶体管18串联在Vdd和第二内部节点IN2之间，它们的栅极共同连接到第一输出节点ON1。这里的PMOS晶体管12和16，其源极连接电源Vdd，漏极分别连接到内部节点IN1和IN2（即输入晶体管22和24的漏极，功能上对应于差分对的输出端子）。因此，PMOS晶体管12和16构成了“成对的交叉耦合晶体管”，每个都耦合在电源节点（Vdd）与对应的差分对晶体管（22， 24）的输出端子（IN1， IN2）之间。该特征被直接公开。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。<br>**判断结果**：**直接公开** | 同上，“The gates of PMOS transistor 12 and NMOS transistor 14 are connected to a second output node ON2 ... The gates of PMOS transistor 16 and NMOS transistor 18 are connected to a first output node ON1”。结合图3，ON2与IN2/晶体管24的漏极相关联，ON1与IN1/晶体管22的漏极相关联。 | 交叉耦合晶体管12（对应IN1）的栅极连接到ON2，而ON2与另一个差分对晶体管24的输出端子IN2通过锁存器结构相关联。同理，交叉耦合晶体管16（对应IN2）的栅极连接到ON1，ON1与差分对晶体管22的输出端子IN1相关联。这完全符合“每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子”的描述。该特征被直接公开。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。<br>**判断结果**：**未直接或隐含公开** | 无相应内容。 | 对比文件未公开“延迟电路”，因此也不可能公开该延迟电路所实现的延迟量（如等于确立时段的分数）这一具体定时关系。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。<br>**判断结果**：**直接公开** | “A first input transistor 22 is connected between a pull-down node PN and the first internal node IN1 for inputting voltage of a bit line BL to a gate. A second input transistor is connected between the pull-down node PN and the second internal node IN2 for inputting voltage of a bit line BLB to its gate.” (Description of the Related Art) | 对比文件明确公开了第一输入晶体管22的栅极耦合到位线BL，第二输入晶体管24的栅极耦合到互补位线BLB。输入晶体管22和24构成了差分对。因此，该特征被直接公开。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。<br>**判断结果**：**隐含公开** | “A representative structure of a sense amplifier that performs high-speed operations but consumes low power is a cross-coupled device. Cross-coupled sense amplifiers have been successfully utilized to detect and amplify the voltage of memory cells in a static RAM (SRAM).” (Description of the Related Art) | 对比文件在背景技术部分明确说明其描述的交叉耦合读出放大器被成功地用于检测和放大静态RAM（SRAM）中存储单元的电压。因此，本领域技术人员在阅读对比文件时，能够毫无疑义地理解其中涉及的位线（BL）和互补位线（BLB）是SRAM中使用的位线对。该特征被隐含公开。 |
### 结论代码
根据以上分析，对比文件直接公开了技术特征A、K、O、P、R；隐含公开了技术特征C、D、I、J、S。未公开技术特征B、E、F、G、H、L、M、N、Q。
<<<A>>>
<<<K>>>
<<<O>>>
<<<P>>>
<<<R>>>
<<<c>>>
<<<d>>>
<<<i>>>
<<<j>>>
<<<s>>>