对比文件名称：2013-06-06_发明申请_WO2013081767A1 METHOD OF FORMING SELF -ALIGNED CONTACTS AND LOCAL INTERCONNECTS
目标专利名称：缩放布局设计中将虚栅极接地CN105981157B
本次调用模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A. 包括：半导体器件有源区中的虚栅极**《隐含公开》 | [0064] “Trenches 128 may be formed through insulating layer 126 and insulating layer 1 14 to sources/drains 1 12... Using the selective etch to form trenches 128 inhibits removal of portions of mandrel spacers 124 formed over the edges of gates 104 and gate spacers 106.”<br><br>[0074] “Gate 104' may be isolated from other gates in transistor 100 (e.g., gate 104' is in the isolation region of the transistor and the other gates are in the active region).”<br><br>[0082] “...etching through mandrel 120 and mandrel spacer 124 above gate 104' (the isolated gate)...” | 根据目标专利说明书，虚栅极是一种用于控制器件（如ESD或高速器件）的额外栅极，需要被接地以防止浮动偏置电压。对比文件中明确描述了存在一个与其他栅极（有源栅极）相隔离的栅极（gate 104'），该栅极位于晶体管的隔离区。虽然对比文件未明确称其为“虚栅极”，也未说明其用于ESD或高速器件的控制目的，但其作为“被隔离的栅极”的结构与目标专利中“虚栅极”的结构特征相符。本领域技术人员能够理解，在集成电路中，位于隔离区且不与有源区直接形成功能晶体管的栅极结构，即具有“虚设”或“隔离”属性，可对应于目标专利的“虚栅极”。因此，该技术特征被对比文件隐含公开。 |
| **B. 毗邻于所述虚栅极的第一有源触点**《隐含公开》 | [0050] “In certain embodiments, source/drains 112 are formed in well region 108 of substrate 101.”<br><br>[0064] “Trenches 128 may be formed through insulating layer 126 and insulating layer 1 14 to sources/drains 1 12...” | 对比文件描述了源/漏区（source/drains 112）形成于有源区（well region 108）中，并通过沟槽（trenches 128）形成接触。结合附图（例如图17、29）可以看出，源/漏区（即功能上相当于有源触点）位于栅极（包括被隔离的栅极104'）的旁边。虽然对比文件没有文字明确说明“第一有源触点毗邻于被隔离的栅极104'”，但本领域技术人员结合图示和上下文可以毫无疑义地推断，在集成电路布局中，栅极结构（无论是功能栅极还是隔离栅极）的侧面必然存在用于连接源/漏区的接触结构，即存在毗邻的有源触点。因此，该技术特征被对比文件隐含公开。 |
| **C. 所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口**《直接公开》 | [0063] “Following formation of mandrel spacers 124, insulating layer 126 is formed (deposited) over mandrels 120, the mandrel spacers, and insulating layer 1 14, as shown in FIG. 8.”<br><br>[0064] “After formation of insulating layer 126, trenches 128 may be formed through insulating layer 126 and insulating layer 1 14 to sources/drains 1 12, as shown in FIG. 9.”<br><br>[0082] “Following formation of trenches 128, transistor 200 may be patterned with another resist pattern formed from resist 202 to form gate open trench 142, as shown in FIG. 20. Trench 142 may be formed by etching insulating layer 126 to mandrel 120...” | 对比文件明确公开了在栅极和源/漏区上方形成绝缘层（insulating layer 126，相当于电介质层）。并且，通过蚀刻在该绝缘层中形成了两类开口：一类是通向源/漏区的沟槽（trenches 128），另一类是通向被隔离栅极104'的栅极开放沟槽（gate open trench 142）。这些沟槽/开口均形成于覆盖栅极和有源区上方的绝缘层中。这与目标专利的技术特征“虚栅极和第一有源触点上的电介质层上形成有开口”在结构和作用上完全相同，都是为后续形成导电接触提供通道。因此，该技术特征被对比文件直接公开。 |
| **D. 沉积于所述开口的侧壁上的第一隔离层**《直接公开》 | [0060] “Following deposition of insulating layer 122, portions of the insulating layer are removed (etched back) to form mandrel spacers 124, as shown in FIG. 7. Mandrel spacers 124 may be formed around mandrels 120 and abutting the sides (edges) of the mandrels.”<br><br>[0064] “Because of the presence of mandrel spacers 124 and the sloped profiles of the mandrel spacers, trenches 128 have profiles that slope from wider at the top to narrower at the bottom. Thus, the slope of trenches 128 is determined by the slope of mandrel spacers 124.”<br><br>[0065] “Using the selective etch to form trenches 128 inhibits removal of portions of mandrel spacers 124 formed over the edges of gates 104 and gate spacers 106.” | 对比文件详细描述了在形成沟槽（开口）128和142的过程中，掩模侧壁（mandrel spacers 124）起到了关键作用。这些侧壁由绝缘材料（如氮化硅）构成，并决定了沟槽的倾斜轮廓。更重要的是，在蚀刻形成沟槽时，由于蚀刻选择性，这些掩模侧壁被保留下来，并位于沟槽的侧壁位置，其作用是将沟槽与下方的栅极（gates 104）和栅极侧壁（gate spacers 106）电隔离，防止短路。这完全对应于目标专利中“沉积于开口侧壁上的第一隔离层”的结构和“隔离”作用。因此，该技术特征被对比文件直接公开。 |
| **E. 形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点**《直接公开》 | [0066] “Following formation of trenches 128, the trenches may be filled with conductive material 130, as shown in FIG. 10.”<br><br>[0067] “After planarization of transistor 100, conductive material 130 in trenches 128 forms trench contacts 132 to sources/drains 112.” | 对比文件明确公开了用导电材料130填充通向源/漏区的沟槽128，从而形成沟槽触点（trench contacts 132）。该沟槽触点形成于绝缘层中的开口内，并电耦合至源/漏区112。这与目标专利的“第一堆叠式触点”在结构（填充开口的导电柱）和功能（电耦合至有源触点/源漏区）上完全相同。因此，该技术特征被对比文件直接公开。 |
| **F. 沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离**《隐含公开》 | [0070] “Following the planarization process, insulating layer 134 is formed (deposited) over the planar surface of transistor 100, as shown in FIG. 12.”<br><br>[0068] “The sloping profile of mandrel spacers 124 and trench contacts 132 inhibits conductive material 130 in the trench contacts 132 from contacting (shorting) to gates 104... the trench contacts are self-aligned.” | 1. **盖层**：对比文件在平面化后，在沟槽触点132的表面上沉积了绝缘层134（如图12）。虽然未明确称之为“盖层”，但其覆盖在触点表面的位置和作为绝缘覆盖层的功能，与本领域技术人员理解的“盖层”作用（保护、绝缘）一致。可被推断为隐含公开。<br>2. **隔离作用**：对比文件明确指出，掩模侧壁124的斜坡轮廓使得沟槽触点132中的导电材料不会接触（短路）到栅极104，实现了自对准和电隔离（[0068]）。这明确公开了侧壁上的隔离层（即掩模侧壁124）将堆叠式触点（即沟槽触点132）与栅极电隔离的功能。虽然此处隔离的是有源栅极，但对于被隔离的栅极（虚栅极）104'，其侧壁同样由掩模侧壁124保护，隔离原理相同。因此，隔离功能被直接公开。综合来看，该特征的整体方案被对比文件隐含公开。 |
| **G. 以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。**《未公开》 | [0094] “After removal of insulation layer 134, trenches 206 and trench 208 may be filled with conductive material 210... conductive material 210 in trenches 206 forms local interconnects 212A to trench contacts 132 and conductive material 210 in trench 208 forms local interconnect 212B to gate open trench contact 204.” (参见图29) | 目标专利的核心在于通过一个单一的通孔（第一通孔）同时落在虚栅极和第一堆叠式触点上，从而将两者电连接，实现虚栅极接地。对比文件公开了不同的连接方案：局部互连212B通过沟槽208连接到栅极开放沟槽触点204（连接至隔离栅极104’），而局部互连212A通过沟槽206连接到沟槽触点132（连接至源/漏区）。这是两个独立的互连结构，分别连接到栅极和源/漏触点，它们在图29中并未合并为一个同时落在两者之上的单一通孔。对比文件未公开通过一个通孔同时连接栅极触点和源/漏触点以实现接地目的的方案。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **H. 其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。**《隐含公开》 | [0085] “After formation of trenches 128, transistor 200 may be patterned with another resist pattern formed from resist 202 to form gate open trench 142... etching through mandrel 120 and mandrel spacer 124 above gate 104'...”<br><br>[0087] “After planarization of transistor 200, conductive material 130 in gate open trench 142 forms gate open trench contact 204 to gate 104'.”<br><br>[0065] “Using the selective etch to form trenches 128 inhibits removal of portions of mandrel spacers 124 formed over the edges of gates 104 and gate spacers 106. Maintaining the widths and profiles of mandrel spacers 124 in trenches 128 inhibits exposing portions of gates 104 to contact...” | 1. **栅极触点**：对比文件公开了栅极开放沟槽触点（gate open trench contact 204），它通过栅极开放沟槽142形成，并直接连接到被隔离的栅极104'，这相当于“直接耦合在虚栅极和第一通孔之间的栅极触点”。<br>2. **侧壁上的第二隔离层**：栅极开放沟槽142穿过掩模120和掩模侧壁124形成，这些由绝缘材料（如氮化硅）构成的结构在蚀刻后被保留，位于栅极触点的侧壁，起到隔离作用，相当于“第二隔离层”。<br>3. **自对齐**：对比文件强调沟槽触点132是自对准的（[0068]），且栅极开放沟槽142的形成也是自对准工艺的一部分（[0083]“the second etch process to form trench 142 is a self-aligned process”）。整个工艺基于相同的掩模和侧壁结构，使得栅极触点与相邻的源/漏沟槽触点（即第一堆叠式触点）在制造过程中通过共享的掩模侧壁（mandrel spacers 124）实现相对位置的自对齐。因此，本领域技术人员可以合理推断栅极触点与有源触点及堆叠式触点是自对齐的。该技术特征被对比文件隐含公开。 |
| **I. 其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点**《隐含公开》 | [0050] “In certain embodiments, source/drains 112 are formed in well region 108 of substrate 101.” (结合附图理解栅极两侧的源/漏区) | 对比文件图示（例如图2, 17, 29）显示，栅极结构（包括被隔离的栅极104'）通常两侧都有源/漏区。虽然文字未明确指定“第二有源触点毗邻于虚栅极”，但根据晶体管的基本结构和图示，本领域技术人员能够毫无疑义地理解，在被隔离的栅极的另一侧，必然存在另一个源/漏区（即有源触点）。因此，该技术特征被对比文件隐含公开。 |
| **J. 以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。**《未公开》 | [0067] “After planarization of transistor 100, conductive material 130 in trenches 128 forms trench contacts 132 to sources/drains 112.” (描述了多个沟槽触点) | 对比文件公开了多个电耦合至不同源/漏区的沟槽触点（相邻的堆叠式触点）。然而，目标专利特征J限定了该相邻堆叠式触点需要“和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离”。如前所述，对比文件中的“第一通孔”（即同时连接栅极和源/漏触点的通孔）并未被公开。因此，也就不存在该通孔与相邻堆叠式触点之间的自对齐关系及由此实现的电隔离。该特征未被公开。 |
| **K. 其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。**《未公开》 | 无对应内容。 | 该技术特征描述了第一通孔、栅极触点、第一隔离层和第一有源触点之间精细的几何位置关系和隔离功能。其前提是存在目标专利所特有的“第一通孔”。由于对比文件未公开该“第一通孔”（特征G），因此上述基于该通孔与栅极触点自对齐、以及隔离层特定交叠以实现局部电隔离的具体结构安排，在对比文件中完全没有记载，也无法从中推断得出。该特征未被公开。 |
| **L. 其特征在于，进一步包括：有源栅极**《直接公开》 | [0050] “As shown in FIG. 2, gate structure 102 includes gates 104... Gates 104 may be formed above well region 108 of substrate 101 (the active region of transistor 100)” | 对比文件明确公开了形成于有源区（well region 108）上方的栅极104，这些是构成晶体管的有源栅极。因此，该技术特征被直接公开。 |
| **M. 毗邻于所述有源栅极的第二有源触点**《直接公开》 | [0050] “In certain embodiments, source/drains 112 are formed in well region 108 of substrate 101.”<br><br>[0064] “Trenches 128 may be formed through insulating layer 126 and insulating layer 1 14 to sources/drains 1 12...” | 对比文件明确描述了源/漏区112位于有源区，并通过沟槽128形成接触。结合上下文及附图，这些源/漏区（即有源触点）必然毗邻于有源栅极104。因此，该技术特征被直接公开。 |
| **N. 第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层**《直接公开》 | [0067] “After planarization of transistor 100, conductive material 130 in trenches 128 forms trench contacts 132 to sources/drains 112.”<br><br>[0068] “The sloping profile of mandrel spacers 124 and trench contacts 132 inhibits conductive material 130 in the trench contacts 132 from contacting (shorting) to gates 104... the trench contacts are self-aligned.” | 对比文件公开了电耦合至源/漏区112的沟槽触点132（即第二堆叠式触点）。同时明确指出，掩模侧壁124（即侧壁上的隔离层）的轮廓防止了沟槽触点中的导电材料接触（短路）到栅极104，实现了电隔离。这与特征N的描述完全一致。因此，该技术特征被直接公开。 |
| **O. 以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。**《隐含公开》 | [0094] “...conductive material 210 in trench 208 forms local interconnect 212B to gate open trench contact 204.” (图29中，212B连接至栅极触点204)<br><br>[0068] “...the trench contacts are self-aligned.” | 对比文件公开了局部互连212B（相当于第二通孔）电耦合至栅极开放沟槽触点204，进而连接到有源栅极（在所述实施例中，gate 104'是被隔离的栅极，但该连接结构同样适用于连接有源栅极，如图17中的local interconnect 144C连接到gate 104'所示）。由于沟槽触点132（第二堆叠式触点）和栅极开放沟槽触点204都是通过共享的掩模和侧壁结构在同一个自对准工艺中形成的，它们的相对位置是确定的。因此，本领域技术人员可以合理推断，连接至栅极的互连（第二通孔）与相邻的沟槽触点（第二堆叠式触点）之间存在自对齐关系。该特征被隐含公开。 |
| **P. 其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。**《直接公开》 | [0098] “The process embodiments described above for FIGS. 2-29 may be used to form any semiconductor device that utilizes a replacement gate flow such as shown in FIG. 2. For example, the above described embodiments may be used to form semiconductor devices used for microprocessors, storage devices (e.g., SRAM devices), mobile technology devices, or any other device technology that utilizes replacement gate flows during manufacturing.” | 对比文件明确说明其描述的半导体器件制造方法可用于制造移动技术设备（mobile technology devices）、微处理器等。这些设备类别涵盖了目标专利权利要求中列举的移动电话、计算机、手持式PCS单元等。虽然列举不完全相同，但“移动技术设备”这一上位概念已直接公开了其下位的具体设备类型。因此，该技术特征被对比文件直接公开。 |
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