对比文件名称：2004-09-30_发明专利_JP2004274016A Magnetic storage semiconductor device
目标专利名称：用于存储器器件的金属化工艺 CN107924994B
本次调用的模型名称：DeepSeek最新版本模型
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件** | 说明书第[2]段：“しかしながら、ＭＲＡＭアーキテクチャは、第１の金属配線層として杭打ちソース線層、第２の金属配線層としてライト線層、第３の金属配線層としてビット線層、第４の金属配線層としてセル選択線層、第５の金属配線層として電源線層の計５層の金属配線構成が一般的である。 一方、論理ＬＳＩにおいては、４層の金属配線から構成されることが普通に行なわれる。”<br><br>图3(b)（逻辑电路部）：描绘了逻辑电路区域的金属布线层（例如，金属配线层64）以及形成在半导体基板上的晶体管等逻辑器件。 | **隐含公开**。对比文件明确描述了逻辑LSI（即逻辑电路部分）由多层金属布线构成（例如4层），并且图3(b)明确示出了逻辑电路区域的金属布线层（如金属配线层64）。这些金属布线层必然用于连接和互连形成在半导体基板上的逻辑器件（如晶体管），以实现逻辑电路功能。本领域技术人员能够毫无疑义地理解，逻辑电路区域的金属布线层（即第一金属化层）是耦合至逻辑器件的。尽管对比文件未使用“第一金属化层”这一术语，但其描述的“論理ＬＳＩにおける...金属配線”实质上公开了耦合至逻辑器件的金属化层。 |
| **技术特征B：形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块** | 说明书第[2]段：“トンネル磁気抵抗効果素子５０が、複数のライト線３４と複数のビット線５３との各交差部付近に位置することでマトリックス状に配置されている。”<br><br>图4(a)（メモリセル部）：描绘了MRAM模块，包括磁阻效应元件（TMR元件50），以及与之相关的字线（ライト線34）和位线（ビット線53）。 | **隐含公开**。对比文件详细描述了MRAM（磁気記憶半導体装置）的结构，其核心是磁阻效应元件（TMR元件50）。为了操作这些存储元件，对比文件公开了专用的布线层，例如用于写入的字线（ライト線34）和用于读出的位线（ビット線53）（参见图4(a)）。这些布线层（字线34和位线53）是专门为MRAM模块的选址和数据读写功能而设置的，本领域技术人员能够理解它们耦合至MRAM模块（即TMR元件50）。因此，对比文件隐含公开了耦合至MRAM模块的专用金属化层（字线层和位线层）。 |
| **技术特征C：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。** | 说明书第[2]段：“この場合、少なくとも５層の金属配線層を必要とする従来構造のＭＲＡＭを混載して論理ＬＳＩの機能を拡張しようとすると、論理ＬＳＩ単独に比較して配線層が増大し、製造コストや製品歩留まりの観点から問題が生じる。”<br><br>说明书第[2]段：“その場合、図４を参照してトンネル磁気抵抗効果素子５０が配置された層間と同じ層間の論理回路領域にはそのような酸化バリヤ膜を形成しない構成とするのがよい。” | **未公开**。对比文件虽然提到了将MRAM与逻辑LSI集成为混载LSI，并指出两者金属布线层数不同可能带来的问题（说明书第[2]段），但并未明确描述或暗示用于MRAM模块的金属化层（如字线34、位线53）与用于逻辑器件的金属化层（如金属配线层64）在物理上是“不同”且“不共享”的。相反，对比文件关注的是如何通过结构优化（例如减少层数、使用保护膜）来实现集成。说明书第[2]段甚至建议在逻辑电路区域的同一层间不形成某些膜（如氧化阻挡膜），这暗示在制造工艺上，同一金属化层可能横跨存储区和逻辑区，但根据区域不同进行差异化处理（例如是否沉积特定薄膜）。这无法推导出存在一个独立且不与逻辑器件共享的“专用金属化层”。目标专利中“不共享”的核心在于MRAM的结构（如位线、触点）与其他器件组件的布线使用不同且独立的金属化层，而对比文件没有公开这样的设计理念或具体结构。 |
| **技术特征D：所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。** | 说明书第[2]段：“杭打ちソース線１１の第１層目にはシングルダマシンを適用する。... 上記杭打ちソース線の第２層目以降の金属配線層の形成プロセスには、いわゆるデュアルダマシンを適用する。”<br><br>说明书第[2]段：“本実施の形態ではデュアルダマシン法により銅配線を形成する。” | **未公开**。对比文件确实描述了使用镶嵌工艺（ダマシン法，包括单镶嵌和双镶嵌）来形成金属布线层（如插塞11、字线34、位线53、上层金属配线63等）。然而，对比文件并未区分这些工艺是用于形成“第一金属化层”（逻辑器件用）还是“专用金属化层”（MRAM用）。其描述的是在整个器件（包括存储区和逻辑区）制造中普遍应用的金属化工艺（如双镶嵌法）。对比文件没有提及任何“后端制程(BEOL)金属化工艺”的概念，也没有描述存在一种专门为形成MRAM相关组件（如位线、触点）而定制的、不同于形成逻辑器件布线的金属化工艺。 |
| **技术特征E：所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。** | 说明书第[2]段：“ＭＲＡＭアーキテクチャは、...計５層の金属配線構成が一般的である。 一方、論理ＬＳＩにおいては、４層の金属配線から構成されることが普通に行なわれる。”<br><br>说明书第[2]段：“この結果、４層の金属配線層でメモリセル部を形成することができ、４層の金属配線層の論理回路部と混載ＬＳＩを形成することが容易化される。” | **未公开**。对比文件讨论了MRAM通常需要5层金属布线，而逻辑LSI通常需要4层。其发明目的之一是通过结构优化（例如，将字线层与源极线层共用），使得存储器单元部分也能用4层金属布线形成，从而便于与4层布线的逻辑电路部集成（参见说明书第[2]段）。这与目标专利的技术特征E恰好相反。目标专利的特征E是指在标准BEOL工艺指定的n层之外，为了MRAM额外增加至少一层（n+1层）。而对比文件追求的是减少MRAM的布线层数以匹配逻辑电路的层数（从5层减至4层），并未公开在标准层数基础上增加一层金属化层的概念。 |
| **技术特征F：形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。** | 说明书第[2]段：“本実施の形態ではデュアルダマシン法により銅配線を形成する。”<br><br>说明书第[2]段：“上記の磁気抵抗効果素子を形成した後、その上を開口部５２ａを有する層間絶縁膜５２で覆う。 その後、開口部を埋め込むように形成された銅からなるビット線層５３が形成される。”<br><br>图4(a)：示出了通过接触孔（開口部52a）与TMR元件50连接的位线（ビット線53）。 | **直接公开**。对比文件明确公开了使用镶嵌工艺（具体为双镶嵌法，デュアルダマシン法）来形成铜配线（说明书第[2]段）。具体到MRAM模块，说明书第[2]段描述了在形成磁阻效应元件后，覆盖具有开口部52a的层间绝缘膜52，然后以填充开口部的方式形成铜位线层53。这明确公开了执行镶嵌工艺（通过填充开口形成金属结构）以形成MRAM模块的组件——位线（ビット線53）。此外，开口部52a及其中可能形成的插塞结构，可以对应于MRAM模块的“阵列触点”（用于连接存储元件和位线）。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **技术特征G：进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。** | 说明书第[2]段：“引き続き、図６（ａ）および図６（ｂ）を参照して、セル選択線または電源供給線などに供される最上層金属配線部６３を形成する。”<br><br>说明书第[2]段：“上記において、配線層間の膜厚は適用デバイスにより異なるが、本実施の形態においては４００ｎｍとした。”<br>说明书第[2]段：“論理回路部における最上層配線層とその下の配線層との層間膜厚は、適用デバイスによって異なるが、本実施の形態では、９５０ｎｍとする。” | **未公开**。对比文件确实描述了在形成位线层（可对应于专用金属化层）之后，形成更上层的金属布线（如电源线层63，可对应于第三金属化层）。然而，对比文件完全没有提及任何金属化层的“节距（pitch）”概念，更没有对不同金属化层（如第一、第三金属化层）的节距进行比较（即第一节距小于第二节距）。对比文件仅提到了不同层间绝缘膜的“厚度（膜厚）”，这与布线密度和节距是不同的概念。此外，对比文件也未描述专用金属化层利用第一金属化层的较小节距来形成MRAM组件（如基于电阻的存储元件）。TMR元件50是在字线层34上直接沉积薄膜并图案化形成的，其尺寸与下方金属化层的节距没有直接关联的公开描述。 |
| **技术特征H：所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。** | 未找到相关描述。 | **未公开**。对比文件全文未提及“后端制程(BEOL)金属化工艺”，也未提及任何金属化层的节距是由某种特定工艺规则（如BEOL工艺）指定的“特定节距”。 |
| **技术特征I：所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。** | 未找到相关描述。 | **未公开**。对比文件未对不同金属化层的布线“密度”进行任何描述或比较。 |
| **技术特征J：形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。** | 未找到相关描述。 | **未公开**。对比文件描述的是半导体器件的物理结构和制造方法，属于工艺层面。全文未提及通过处理器执行指令来发起或控制这些金属化层形成过程。这与目标专利权利要求中涉及计算机可读介质和处理器执行指令的控制层面特征不同。 |
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