对比文件名称：2014-09-18_发明申请_US20140264668A1 LOGIC CHIP INCLUDING EMBEDDED MAGNETIC TUNNEL JUNCTIONS
目标专利名称：用于存储器器件的金属化工艺CN107924994B
模型名称：GPT-4
根据目标专利说明书的描述，该专利的核心在于使用专用（或“定制”）的金属化层来形成与存储器器件（如MRAM）相关联的组件，该专用金属化层与连接逻辑器件的金属化层相互独立，从而避免共享金属化层，简化集成并减少寄生效应。以下是根据目标专利权利要求划分的技术特征与对比文件US20140264668A1的比对分析。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件<br>**《直接公开》** | [0030] “In FIG. 23 copper interconnect structures are formed inside the trenches and via openings using, for example, dual damascene barrier/seed deposition, copper electroplating, and copper CMP processes.”<br>[0012] “An embodiment integrates a STT-MRAM within a logic chip, where the memory includes a MTJ that has an upper MTJ layer, a lower MTJ layer, and a tunnel barrier directly contacting the upper MTJ layer and the lower MTJ layer”<br>[0012] “In one embodiment the memory is a spin-torque transfer magnetoresistive random access memory (STT-MRAM)” | 对比文件明确描述了一种逻辑芯片，其包含嵌入的存储器（如STT-MRAM）。逻辑芯片必然包含为逻辑电路（即逻辑器件）提供互连的金属化层。图23描述了使用双镶嵌工艺形成铜互连结构的过程，这些互连结构构成了后端互连层的一部分，用于连接芯片上的组件，包括逻辑器件。因此，本领域技术人员能够毫无疑义地得出，对比文件公开了形成耦合至器件逻辑器件的第一金属化层。 |
| **技术特征B**：以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块，<br>**《直接公开》** | [0012] “An embodiment integrates a STT-MRAM within a logic chip, where the memory includes a MTJ that has an upper MTJ layer, a lower MTJ layer, and a tunnel barrier directly contacting the upper MTJ layer and the lower MTJ layer”<br>[0012] “More specifically, an embodiment includes at least one STT-MRAM memory embedded within a back-end interconnect layer of a logic chip (e.g., processor).”<br>图1描绘了嵌入在M2金属层（165）中的三个MTJ。 | 对比文件明确公开了在逻辑芯片的后端互连层中嵌入STT-MRAM存储器，该存储器包含磁性隧道结（MTJ）。MTJ是MRAM模块的核心存储元件。形成这些MTJ及其相关互连结构（例如，连接至MTJ的电极和导线）必然涉及到形成耦合至该存储器模块的金属化层。由于该金属化层专门用于形成和连接存储器元件（MTJ），其作用与目标专利中“耦合至MRAM模块的专用金属化层”相同。因此，该特征被直接公开。 |
| **技术特征C**：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。<br>**《隐含公开》** | [0012] “An embodiment integrates a STT-MRAM within a back-end interconnect layer of a logic chip”<br>[0018] “An embodiment retains the same regular low-k ILD material 155, 170, 185 in logic area 105 (e.g., processor) and memory layer 110 that includes embedded MTJs.”<br>图1显示了逻辑区域（105）和存储器区域（110），其中存储器区域110包含嵌入在M2层（165）中的MTJ。 | 对比文件公开了在逻辑芯片中具有逻辑区域（105）和存储器区域（110）。虽然说明书记载了在逻辑区域和存储器区域使用相同的常规低k ILD材料，但图1和文字描述表明，存储器区域（110）内存在专门用于容纳和连接MTJ的结构（如MTJ堆栈、侧壁间隔物、硬掩模等）。本领域技术人员可以合理推断，为逻辑电路提供互连的金属化层（第一金属化层）和为嵌入的MTJ存储器提供连接和结构的金属化层（专用金属化层）在物理位置、功能和生产步骤上都是不同的。存储器区域的金属化结构（如M2层中的MTJ）专用于存储器功能，逻辑区域的金属化结构专用于逻辑互连，两者在结构上是分离的，因此“不与逻辑器件共享”。这种结构上的分离隐含了“专用金属化层不同于第一金属化层且不共享”的技术方案。 |
| **技术特征D**：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。<br>**《隐含公开》** | [0012] “embedded within a back-end interconnect layer of a logic chip”<br>[0029] “In FIG. 22 trenches and via openings are fabricated into low-k ILD material 170 using, for example, dual damascene patterning. In FIG. 23 copper interconnect structures are formed inside the trenches and via openings using, for example, dual damascene barrier/seed deposition, copper electroplating, and copper CMP processes.”<br>[0006]-[0023] 详细描述了用于形成MTJ的特定工艺步骤序列（如PVD沉积MTJ膜堆、RIE蚀刻、间隔物形成、可流动氧化物沉积等）。 | 对比文件明确提到了存储器“嵌入在逻辑芯片的后端互连层中”，这必然涉及BEOL金属化工艺来形成互连。同时，对比文件用大量篇幅（如图2-23及相应描述）详细描述了一套专门用于在芯片上制造和集成MTJ存储器的制造工艺序列。这套工艺包括沉积MTJ膜堆、图案化硬掩模、形成侧壁间隔物、沉积可流动氧化物等特定步骤，这些步骤是为了形成与MTJ（即MRAM模块）相关的组件而专门设计的。本领域技术人员能够合理推断，逻辑互连层（第一金属化层）使用标准的BEOL工艺（如双镶嵌）形成，而为嵌入MTJ形成的相关结构和互连（专用金属化层）则使用了这套专门的MTJ集成工艺。因此，该特征被隐含公开。 |
| **技术特征E**：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。<br>**《未公开》** | 对比文件未提及BEOL金属化工艺指定的金属化层总数（n），也未提及器件包含n+1个金属化层。对比文件仅示例性地提到了M1、M2、M3等金属层，但未涉及在指定层数之外额外增加一个专用金属化层的概念。 | 目标专利的核心创新点之一是在标准BEOL工艺指定的n个金属化层之外，额外插入一个专用于MRAM的金属化层，从而使总层数至少为n+1。对比文件虽然描述了在现有金属化层（如M2）中嵌入MTJ，但并未披露任何关于标准BEOL工艺层数规范（n）的信息，也未教导或暗示为了集成MTJ而需要增加一个超出标准工艺指定的额外金属化层。MTJ被集成在已有的、标准的金属化层（如M2）内部或之间，而非作为一个额外的、独立的金属化层插入。因此，该技术特征未被对比文件公开。 |
| **技术特征F**：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。<br>**《隐含公开》** | [0029] “In FIG. 23 copper interconnect structures are formed inside the trenches and via openings using, for example, dual damascene barrier/seed deposition, copper electroplating, and copper CMP processes.”<br>MTJ作为存储元件，需要与位线和字线等连接以进行读写操作。对比文件虽未明确画出“位线”和“阵列触点”，但图1中MTJ上方形成的铜互连结构（如M3层150中的互连123）必然用于电连接MTJ阵列。 | 对比文件公开了使用双镶嵌工艺（一种镶嵌工艺）来形成铜互连结构（图23）。这些互连结构形成在包含MTJ的层之上，用于建立MTJ与芯片其他部分的电连接。对于本领域技术人员而言，MRAM阵列中的每个存储单元（MTJ）都需要通过位线和选择晶体管（其触点）进行访问。对比文件集成了MTJ存储器，其必然包含将这些MTJ连接至外围电路的结构，这些结构在功能上等同于位线和阵列触点。虽然对比文件未明确命名这些组件为“位线”或“阵列触点”，但通过其描述的制造工艺（双镶嵌）和MTJ存储器的必然需求，可以合理推断出形成专用金属化层包括执行镶嵌工艺以形成用于MRAM模块的连接组件（如位线或触点）。 |
| **技术特征G**：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。<br>**《未公开》** | 对比文件提到了不同的金属层（如M1, M2, M3），但并未比较它们之间的节距（pitch）关系，也未指出第一金属化层具有更小的节距（密集金属层）而第三金属化层具有更大的节距（厚金属层）。更未提及专用金属化层被配置成利用第一金属化层的节距来形成MRAM组件。 | 目标专利强调利用“密集”金属层（小节距）的节距来形成MRAM的存储元件以实现高密度，并在其上方使用“厚”金属层（大节距）进行全局互连。对比文件虽然展示了MTJ嵌入在金属层（如M2）中，但完全没有讨论或暗示不同金属层之间存在节距差异，也没有将MTJ的形成与利用某一特定金属层的节距特性联系起来。MTJ的尺寸和密度由自身的制造工艺决定，而非由其所嵌入的互连层的节距决定。因此，对比文件未公开关于金属化层节距比较以及利用特定节距形成MRAM组件的技术特征。 |
| **技术特征H**：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。<br>**《未公开》** | 对比文件未提及任何金属化层的节距是遵循BEOL工艺的“特定节距”。 | 该特征是对特征G中“第一节距”的进一步限定，说明其源自BEOL工艺规范。由于对比文件根本没有公开特征G中的节距比较关系，自然也未曾披露该节距是BEOL工艺指定的特定节距。 |
| **技术特征I**：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。<br>**《未公开》** | 对比文件未比较不同金属化层的密度。 | 该特征涉及金属化层的密度比较。对比文件未提及或暗示逻辑区域的金属化层（第一金属化层）比更上层的金属化层（第三金属化层）密度更高。 |
| **技术特征J**：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。<br>**《未公开》** | 对比文件全文描述的是半导体器件结构和制造工艺方法，未提及通过处理器执行指令来发起或控制这些制造步骤。 | 该特征涉及制造过程的控制方式，即由处理器执行指令来发起金属化层的形成。对比文件仅提供了工艺步骤的物理描述，未涉及任何基于处理器的制造过程控制或发起机制。因此，该特征未被公开。 |
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