对比文件名称：2013-12-18_发明授权_EP2430661B1 MAGNETIC TUNNEL JUNCTION DEVICE AND FABRICATION
目标专利名称：174用于存储器器件的金属化工艺CN107924994B
模型名称：DeepSeek
作为资深专利代理师，我将严格遵循目标专利权利要求的技术特征划分，结合说明书原文，对对比文件进行公开性判断。
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A: 所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件**<br>**《直接公开》** | [0003] MRAM areas containing MTJ elements and logic areas containing logic and control elements may be fabricated on the same wafer. <br>译文：包含MTJ元件的MRAM区域以及包含逻辑和控制元件的逻辑区域可以制造在同一晶圆上。<br><br>[0022] A first copper damascene process may be performed to open bottom trenches 202 and bottom vias 204 in the first insulating layer 104, to plate or otherwise deposit copper in the bottom trenches 202 and in the bottom vias 204, and to perform a copper chemical mechanical planarization. For example, a logic process may define placement of the copper in the bottom trench 202 and in the bottom via 204 in the logic area 110.<br>译文：可以执行第一铜镶嵌工艺，以在第一绝缘层104中打开底部沟槽202和底部通孔204，在底部沟槽202和底部通孔204中电镀或以其他方式沉积铜，并执行铜化学机械平坦化。例如，逻辑工艺可以定义逻辑区域110中底部沟槽202和底部通孔204中铜的布置。 | 目标专利中“第一金属化层”耦合至逻辑器件（如区域104内的逻辑器件）。对比文件明确公开了在包含逻辑和控制元件的“逻辑区域（logic area）110”中，通过铜镶嵌工艺形成“底部金属填充沟槽（bottom metal-filled trenches）202”。这些由铜填充的沟槽和通孔构成了为逻辑器件提供互连的金属化结构。对比文件[0022]明确说明逻辑工艺定义了这些铜在逻辑区域中的布置，其作用与目标专利中为逻辑器件提供连接的第一金属化层相同。因此，本领域技术人员能够毫无疑义地确定对比文件公开了该技术特征。 |
| **B: 以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块，**<br>**《未直接公开》** | [0022] ...the logic area 110 of the wafer is shown.<br>译文：...显示了晶圆的逻辑区域110。<br><br>[0023] A bottom electrode 302 may be formed above the bottom cap layer 106 and above the copper in the bottom trenches 202.<br>译文：底部电极302可以形成在底部盖层106之上以及底部沟槽202中的铜之上。<br><br>[0026] A magnetic tunnel junction seal layer 410 may be formed above and adjacent to the magnetic tunnel junction structures 402...<br>译文：磁性隧道结密封层410可以形成在磁性隧道结结构402之上并与之相邻...<br><br>[0032] A second copper damascene process may be performed to open top trenches 702 in the third insulating layer 604 and to open at least one of a top via 704 to the patterned top electrode 502 and a logic via 706 to the copper in the bottom trench 202...<br>译文：可以执行第二铜镶嵌工艺，以在第三绝缘层604中打开顶部沟槽702，并打开通向图案化顶部电极502的顶部通孔704和/或通向底部沟槽202中的铜的逻辑通孔706... | 目标专利的核心在于使用“专用金属化层”（第二金属化层161）来形成耦合至MRAM模块（如位线147、阵列触点154）的结构，该金属化层是专门为MRAM定制的。对比文件描述了MRAM结构（如MTJ结构402）的制造，并提到了在MRAM区域108和逻辑区域110上方形成顶部铜填充沟槽702和通孔（704，706）。然而，对比文件并未明确描述或暗示存在一个独立于为逻辑器件服务的金属化层之外的、专门为MRAM模块定制的金属化层。其顶部金属化层（顶部沟槽702）似乎同时服务于MRAM（顶部通孔704）和逻辑（逻辑通孔706），这与目标专利中“专用”且“独立”的概念不同。因此，对比文件未直接公开“形成专用金属化层耦合至MRAM模块”这一特征。 |
| **C: 其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。**<br>**《未直接公开》** | [0003] The structures and process sequences used to form the MTJ elements are generally different from the structures and process sequences used to form the logic and control element.<br>译文：用于形成MTJ元件的结构和工艺序列通常与用于形成逻辑和控制元件的结构和工艺序列不同。<br><br>[0032] ...to open at least one of a top via 704 to the patterned top electrode 502 and a logic via 706 to the copper in the bottom trench 202, to plate or otherwise deposit copper in the top trenches 702 and in the at least one of the top via 704 and the logic via 706...<br>译文：...打开通向图案化顶部电极502的顶部通孔704和/或通向底部沟槽202中的铜的逻辑通孔706，在顶部沟槽702以及顶部通孔704和/或逻辑通孔706中电镀或以其他方式沉积铜... | 目标专利强调“专用金属化层”与“第一金属化层”不同，且专用金属化层的结构（如位线）不与逻辑器件的布线共享金属化层资源。对比文件[0003]提到MRAM和逻辑区域的工艺不同，但这不必然意味着存在两个独立且互不共享的金属化层。更重要的是，对比文件[0032]显示，通过同一个第二铜镶嵌工艺形成的“顶部沟槽702”中沉积的铜，同时用于形成连接MRAM顶部电极的“顶部通孔704”和连接逻辑区域底部铜的“逻辑通孔706”。这表明顶部的金属互连层（可视为一个金属化层）同时被MRAM和逻辑器件所“共享”，用于各自的连接，这与目标专利明确要避免共享、实现独立布线的目的和作用相反。因此，对比文件未公开该特征。 |
| **D: 其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。**<br>**《未直接公开》** | [0022] A first copper damascene process may be performed... For example, a logic process may define placement of the copper in the bottom trench 202 and in the bottom via 204 in the logic area 110.<br>译文：可以执行第一铜镶嵌工艺...例如，逻辑工艺可以定义逻辑区域110中底部沟槽202和底部通孔204中铜的布置。<br><br>[0032] A second copper damascene process may be performed...<br>译文：可以执行第二铜镶嵌工艺... | 目标专利明确区分了用于逻辑器件的第一金属化层采用标准BEOL工艺，而用于MRAM的专用金属化层采用专门定制的工艺。对比文件确实描述了“第一铜镶嵌工艺”和“第二铜镶嵌工艺”。第一铜镶嵌工艺用于形成逻辑区域的互连，可对应于BEOL工艺。然而，对比文件并未指出第二铜镶嵌工艺是“专用于”形成MRAM组件的。如图7所示，第二铜镶嵌工艺形成的顶部金属层同时连接MRAM和逻辑器件，它是一个通用的上层互连工艺，而非目标专利所强调的、插入在特定BEOL层之间、专门为MRAM模块定制（例如，可能具有特定高度、仅服务于MRAM）的金属化工艺。因此，该特征未被直接公开。 |
| **E: 其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。**<br>**《未直接公开》** | 无相应内容。 | 目标专利说明书中（如[0012]段）明确指出，通过插入专用金属化层，使得器件金属化层总数（n+1）多于标准BEOL工艺指定的层数（n）。这是实现“专用”和“独立”的一种具体架构设计。对比文件全文未提及任何关于标准BEOL工艺指定金属化层数量（n）的概念，也未描述通过增加一层金属化层（n+1）来实现特定功能。该技术特征在对比文件中完全没有记载。 |
| **F: 其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。**<br>**《隐含公开》** | [0032] A second copper damascene process may be performed to open top trenches 702 in the third insulating layer 604 and to open at least one of a top via 704 to the patterned top electrode 502... to plate or otherwise deposit copper in the top trenches 702 and in the at least one of the top via 704...<br>译文：可以执行第二铜镶嵌工艺，以在第三绝缘层604中打开顶部沟槽702，并打开通向图案化顶部电极502的顶部通孔704...在顶部沟槽702以及顶部通孔704...中电镀或以其他方式沉积铜...<br><br>[0041] ...the magnetic tunnel junction structures 402 of FIG. 4 to not overlap the copper-filled bottom trenches 202.<br>译文：...图4的磁性隧道结结构402不重叠铜填充的底部沟槽202。 | 目标专利中，通过镶嵌工艺形成专用金属化层的组件，如位线或阵列触点。对比文件[0032]明确公开了使用第二铜镶嵌工艺形成连接至MTJ顶部电极502的“顶部通孔704”以及上层的“顶部沟槽702”。在MRAM器件中，连接存储单元顶部电极的金属线通常起到位线的作用。因此，虽然对比文件未明确使用“位线（bit line）”一词，但本领域技术人员根据其公开的“连接至MTJ顶部电极的顶部金属互连（top via 704 and top trench 702）”，能够毫无困难地推理出该结构在MRAM阵列中可作为位线使用，其作用与目标专利中的位线相同。关于“阵列触点”，对比文件描述了MTJ结构402与底部铜填充沟槽202不重叠（[0041]），需要通过其他路径连接，这隐含了需要触点进行阵列内连接，但不如位线特征明确。综合考虑，至少“位线”这一组件被对比文件隐含公开。 |
| **G: 其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。**<br>**《未直接公开》** | [0022] ...the bottom trenches 202...<br>译文：...底部沟槽202...<br><br>[0032] ...top trenches 702...<br>译文：...顶部沟槽702... | 目标专利详细描述了金属化层的节距（密度）关系：第一金属化层（密集）节距最小，第三金属化层（厚金属）节距较大，专用金属化层利用密集层的节距来形成高密度MRAM组件（如MTJ）。这是其实现高存储密度同时避免共享的关键。对比文件虽然展示了底部金属化层（如202）和顶部金属化层（如702），但全文完全没有讨论或暗示任何金属化层之间存在节距差异，更没有提及利用某一层的密集节距来制造MRAM组件。基于电阻的存储元件（MTJ）本身在对比文件中是存在的，但关于其制造所利用的金属化层节距关系的这一特定技术方案未被公开。 |
| **H: 其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。**<br>**《未直接公开》** | 无相应内容。 | 该特征是对特征G中“第一节距”属性的进一步限定，强调其遵循BEOL工艺规则。如特征G所述，对比文件未涉及任何关于金属化层节距的讨论，因此更未提及该节距是遵循BEOL工艺的特定节距。该特征未被公开。 |
| **I: 其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。**<br>**《未直接公开》** | 无相应内容。 | 该特征与特征G、H相关，描述了金属化层的密度关系。密度通常与节距相关，节距越小，密度越高。如前所述，对比文件未公开金属化层之间的节距关系，因此也无从得出密度大小的比较。该特征未被公开。 |
| **J: 其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。**<br>**《直接公开》** | [0048] Physical device information 1302 is received in the manufacturing process 1300, such as at a research computer 1306... The research computer 1306 includes a processor 1308... The memory 1310 may store computer readable instructions that are executable to cause the processor 1308 to transform the physical device information 1302 to comply with a file format and to generate a library file 1312.<br>译文：物理器件信息1302在制造过程1300处被接收，例如在研究计算机1306处...研究计算机1306包括处理器1308...存储器1310可以存储计算机可读指令，这些指令可被执行以使处理器1308转换物理器件信息1302以遵循文件格式并生成库文件1312。<br><br>[0053] ...The computer may be coupled to one or more semiconductor fabrication devices and configured to execute instructions to initiate formation of a magnetic tunnel junction (MTJ) device...<br>译文：...计算机可以耦合至一个或多个半导体制造设备，并被配置为执行指令以发起磁性隧道结（MTJ）器件的形成... | 目标专利的特征J涉及通过处理器执行指令来发起制造过程，这属于现代半导体制造中常见的计算机辅助制造和控制方式。对比文件在[0048]-[0053]详细描述了完整的电子设备制造过程1300，明确指出研究计算机1306的处理器1308执行指令来处理设计信息（[0048]），并且制造过程1328中的计算机被配置为执行指令以发起MTJ器件的形成（[0053]）。这明确公开了通过处理器执行指令来发起器件（包括其金属化层）制造的技术特征，其作用与目标专利相同。因此，该特征被直接公开。 |
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