对比文件名称：US6545534B1_Description_20260218_2057
目标专利名称：具有改进的电源噪声抑制的可变增益放大器CN108352836B
本次调用模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET。《未公开》 | 对比文件全文未提及场效应晶体管（FET）。 | 目标专利的核心架构是基于一对差分输入FET（M11, M12）构建的可变增益放大器。对比文件US6545534B1描述的VGA基于运算放大器（op-amp 114）构建，其输入级是运算放大器的同相和反相输入端（116, 118）。虽然运算放大器内部可能由晶体管构成，但对比文件说明书及附图均未公开其内部具体包含FET，更未公开具有明确栅极、源极、漏极端子的第一FET。因此，本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出该技术特征。 |
| **技术特征B**：其中所述第一栅极被配置成接收第一差分信号的正分量。《隐含公开》 | “FIG. 1a illustrates the variable gain amplifier 100 of the present invention which comprises two sets of resistor networks 104a and 104b, each with resistors having a resistance R and connected to the positive input Vip and negative input Vin, respectively;”（详细描述部分） | 目标专利中，第一差分信号的正分量（如Vin_p）施加到第一FET（M11）的栅极。对比文件中，差分信号的正分量Vip被施加到电阻网络104a，该电阻网络连接到运算放大器114的非反相输入端（summing junction 116）。虽然对比文件未明确使用FET作为输入级，但其公开了差分信号的正分量Vip被接收并传递至放大器的输入端。本领域技术人员可以理解，在集成电路中，运算放大器的输入端通常连接至内部差分输入对管的栅极（或基极）。因此，可以合理推断出存在一个接收该正输入信号的输入端晶体管（其栅极接收该信号）。该特征被对比文件隐含公开。 |
| **技术特征C**：并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间。《未公开》 | 对比文件未公开任何FET的源极和漏极的连接关系。 | 目标专利中，第一FET的源极和漏极串联在电源轨（如Vdd）和地（或另一个电压轨）之间，这是其放大器的核心电流通路。对比文件仅公开了运算放大器114作为一个整体模块，其内部晶体管的连接方式，特别是源极和漏极如何耦合在两个电压轨之间，并未被披露。因此，该技术特征未被公开。 |
| **技术特征D**：包括第二栅极、第二源极、以及第二漏极的第二FET，《未公开》 | 对比文件全文未提及场效应晶体管（FET）。 | 同技术特征A，对比文件未公开基于FET的差分对结构。因此，具有第二栅极、源极、漏极的第二FET未被公开。 |
| **技术特征E**：其中所述第二栅极被配置成接收所述第一差分信号的负分量。《隐含公开》 | “FIG. 1a illustrates the variable gain amplifier 100 of the present invention which comprises two sets of resistor networks 104a and 104b, each with resistors having a resistance R and connected to the positive input Vip and negative input Vin, respectively;”（详细描述部分） | 目标专利中，第一差分信号的负分量（如Vin_n）施加到第二FET（M12）的栅极。对比文件中，差分信号的负分量Vin被施加到电阻网络104b，该电阻网络连接到运算放大器114的反相输入端（summing junction 118）。同理，可以合理推断运算放大器的反相输入端连接至内部差分输入对管中另一个晶体管的栅极（或基极）以接收该负信号。该特征被对比文件隐含公开。 |
| **技术特征F**：，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间。《未公开》 | 对比文件未公开任何FET的源极和漏极的连接关系。 | 同技术特征C，对比文件未公开任何FET的源极和漏极如何耦合在电压轨之间。因此，该技术特征未被公开。 |
| **技术特征G**：直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器。《未公开》 | “variable capacitor arrays 110a and 110b ... connected in parallel between output Von and non-inverting input (summing junction) 116 of op-amp 114 (feedback path). Likewise, feedback resistor 112b and capacitor array 110b are connected in parallel in the feedback path corresponding to output Vop and inverting input (summing junction) 118.”（详细描述部分） | 目标专利的核心改进之一是将第一电容器（C1）直接耦合在第三电压轨（如Vdd或Vreg）与第一FET（M11）的源极之间，用于将电源噪声耦合至源极以实现噪声抑制。对比文件中的电容器阵列（110a, 110b）位于运算放大器的**反馈路径**中，连接在输出端（Von/Vop）和输入端（116/118）之间，其作用是提供可调的一阶滤波特性，与电源噪声抑制无关。两者的位置、连接对象和所起的作用均完全不同。因此，该技术特征未被公开。 |
| **技术特征H**：以及直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器。《未公开》 | 同上（针对电容阵列110a和110b的描述）。 | 同理，目标专利的第二电容器（C2）连接在第三电压轨与第二FET源极之间。对比文件的电容阵列110b连接在输出Vop和反相输入端118之间。两者的位置、连接对象和功能（滤波 vs. 噪声耦合）完全不同。因此，该技术特征未被公开。 |
| **技术特征I**：，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。《未公开》 | 对比文件仅提及“low voltage supply applications”（详细描述部分），但未具体描述多个电压轨及其生成关系。 | 目标专利该特征限定了电源电压的生成架构（例如，图5中Vdd和Vreg基于Vcc生成）。对比文件虽然提到了低电压供电应用，但完全没有公开任何关于多个电压轨（第一、第三、第四）的存在，更没有公开它们之间的生成依赖关系。因此，该技术特征未被公开。 |
| **技术特征J**：其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。《未公开》 | 对比文件未公开输入信号是基于哪个电源电压生成的。 | 目标专利该特征限定了输入信号（Vint_p, Vint_n）的生成基于特定的电源轨（Vdd），这是其实现电源噪声抵消的前提之一（噪声同时出现在栅极和源极）。对比文件仅描述了输入信号Vip和Vin，并未提及这些信号的生成是否基于某个特定的、与放大器内部节点相关的电源电压。因此，该技术特征未被公开。 |
| **技术特征K**：其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。《未公开》 | 对比文件未提及任何前级电路。 | 目标专利明确记载了前级电路（310, 710）用于生成施加到VGA输入FET栅极的差分信号。对比文件仅描述了VGA本身的输入Vip和Vin，并未公开存在一个专门用于生成该差分信号的前级电路。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。《未公开》 | 对比文件未涉及不同电源轨之间的噪声比较。 | 目标专利该特征限定了不同电源轨的噪声水平差异，这是其设计选择（如图5中Vdd噪声大于Vreg）的一部分。对比文件完全没有提及电源噪声，更未对不同电压轨的噪声水平进行比较。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，进一步包括：耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。《未公开》 | 对比文件未公开任何分压器结构用于生成施加至电容器的偏置电压。 | 目标专利该特征涉及通过分压器（610, 910）产生偏置电压Vr来调节电容器C1、C2的电容值（通过改变其偏置电压）。对比文件中的可变电容阵列（110a, 110b）是通过开关切换电容数量来改变电容值，其电容值不依赖于一个外部提供的偏置电压。两者实现可变电容的机制完全不同。因此，该技术特征未被公开。 |
| **技术特征N**：其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。《直接公开》 | “variable capacitor arrays 110a and 110b”（详细描述部分） | 目标专利中，电容器C1和C2可以是可变的。对比文件明确公开了在反馈路径中使用了“可变电容器阵列（variable capacitor arrays）110a和110b”。虽然两者可变电容器的位置和作用不同（噪声耦合 vs. 反馈滤波），但“可变电容器”这一组件本身被对比文件直接、明确地公开。因此，该技术特征被直接公开。 |
| **技术特征O**：其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。《直接公开》 | “it is preferable to utilize a capacitor array so that the filtering characteristics can be adjusted by switching capacitors into and out of the feedback path”（详细描述部分）；结合图1a所示的电容阵列110a、110b。 | 目标专利中，可变电容器可以通过多组带开关的电容路径选择性地耦合来实现（如图4）。对比文件明确教导了使用电容器阵列（array），并通过将电容器切换进/出（switching capacitors in and out）反馈路径来调整滤波特性。这直接公开了通过选择性地耦合多组电容路径来实现可变电容的技术手段。尽管耦合的端点不同（第三电压轨与FET源极 vs. 输出与运放输入端），但“通过开关选择性地耦合多组电容路径构成可变电容器”这一具体实现方式被直接公开。因此，该技术特征被直接公开。 |
| **技术特征P**：其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。《未公开》 | 对比文件未公开在两个晶体管的源极之间耦合电阻器。 | 目标专利中，电阻器RS耦合在两个输入FET（M11, M12）的源极之间，用于设置低频增益（与电容器C1、C2配合）。对比文件中的电阻网络（104a, 104b）位于放大器的输入端，用于设置增益和保持恒定输入阻抗，其连接方式与目标专利的源极间电阻RS完全不同。因此，该技术特征未被公开。 |
| **技术特征Q**：其特征在于，进一步包括：耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器。《未公开》 | 对比文件中的反馈电阻112a、112b连接在输出和运放输入端之间，而非连接在电源轨和晶体管漏极之间。 | 目标专利中，第一负载电阻器RL1耦合在电源轨（Vdd）和第一FET（M11）的漏极之间。对比文件中的电阻112a是反馈电阻，连接在输出Von和运放同相输入端116之间，其位置和功能（作为反馈元件而非负载）均与目标专利的负载电阻RL1不同。因此，该技术特征未被公开。 |
| **技术特征R**：耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器。《未公开》 | 同上（针对反馈电阻112b的描述）。 | 同理，目标专利的第二负载电阻器RL2连接在电源轨和第二FET漏极之间。对比文件的反馈电阻112b连接在输出Vop和运放反相输入端118之间。位置和功能均不同。因此，该技术特征未被公开。 |
| **技术特征S**：其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的。《未公开》 | “outputs Von and Vop”（详细描述部分） | 目标专利中，输出差分信号的负分量（Vout_n）在第一负载电阻RL1和第一FET漏极之间的节点生成。对比文件的输出信号Von和Vop直接来自运算放大器114的输出端，其生成节点在放大器内部，并非在所述结构的负载电阻与FET漏极之间。因此，该技术特征未被公开。 |
| **技术特征T**：以及其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。《未公开》 | 同上。 | 同理，目标专利输出信号的正分量（Vout_p）在第二负载电阻RL2和第二FET漏极之间的节点生成。对比文件的输出Vop直接来自运放输出端，节点不同。因此，该技术特征未被公开。 |
| **技术特征U**：其特征在于，进一步包括：包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间。《未公开》 | 对比文件未公开任何作为电流源的FET。 | 目标专利中，第三FET（如M13）作为电流源，其栅极接收偏置电压（NBIAS），与第一输入FET（M11）串联在电源轨之间。对比文件中的放大器是基于运算放大器构建的，其内部可能包含电流源，但具体结构并未公开，特别是未公开一个具有栅极、源极、漏极并与输入FET串联的第三FET。因此，该技术特征未被公开。 |
| **技术特征V**：以及包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。《未公开》 | 对比文件未公开任何作为电流源的FET。 | 同理，目标专利中作为电流源的第四FET（M14）也未被对比文件公开。因此，该技术特征未被公开。 |
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