**对比文件名称：** 2012-06-19_US8204167B_发明授权_US08204167B2 Master slave interface
**目标专利名称：** 用于芯片到芯片通信的系统和方法CN106796563B
**本次调用的模型名称：** 无
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线。《直接公开》 | 说明书第[0022]段：“Master device 210 comprises... Slave device 220 may be...”； 图3：显示了主设备210和从设备220通过互连链路310a-c连接。 | 对比文件公开了主设备(Master device)和从设备(Slave device)通过互连链路(interconnect links)进行通信。这些互连链路(310a-c)即是用于芯片间通信的总线。主设备210和从设备220必然包含与这些互连链路耦合的接口电路，即“总线接口”。因此，对比文件直接公开了主设备包括被配置成耦合至芯片间总线的总线接口。 |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输。《直接公开》 | 说明书第[0030]段：“... latches 311 in master device 210 transmit received data through respective buffers 305 and data links 310a to latches 313 in slave device 220.”； 图3：示出了主设备210中的锁存器311和缓冲器305。 | 对比文件明确公开了主设备210具有用于向从设备220发送数据的部件。锁存器311和缓冲器305共同构成了将数据信号驱动到数据链路310a（芯片间总线的一部分）的驱动器。这构成了将数据信号输出到总线接口（与链路310a的接口）以供跨芯片间总线传输的发射机及其驱动器。因此，该技术特征被直接公开。 |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口。《直接公开》 | 说明书第[0030]段：“... latches 314 in slave device 220 transmit received data through respective buffers 305 and data links 310b to latches 312 in master device 210.”； 图3：示出了主设备210中的锁存器312和缓冲器305。 | 对比文件明确公开了主设备210具有用于接收来自从设备220的数据的部件。锁存器312和缓冲器305共同构成了从数据链路310b（芯片间总线的一部分）接收数据的接收机。该接收机必然耦合至与链路310b对应的总线接口。因此，该技术特征被直接公开。 |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机。《直接公开》 | 说明书第[0032]段：“Master device 210 may also further include a CDR unit 320b.”； 第[0035]段：“Master device 210... extracts this phase error information... The phase error information is then used by second CDR unit 320b...”； 图3：示出了CDR单元320b。 | 对比文件公开了主设备210包含CDR单元(320b)。CDR单元320b接收来自从设备的相位误差信息（该信息通过数据链路310b传输并由锁存器312等接收），并利用该信息控制相位生成器318以调整采样时钟。这表明CDR单元320b操作地耦合至接收数据路径（即接收机），以执行时钟数据恢复和相位调整功能。因此，该技术特征被直接公开。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，《直接公开》 | 说明书第[0030]段：“a clock generating unit, such as a phase locked loop (PLL) 315, is incorporated in the master device 210. PLL 315 generates a clock signal...”； 第[0032]段：“Clock signal 230... drives or enables latches 311-314...”； 图3：示出了PLL 315生成时钟信号230，该信号连接到锁存器311（用于发射）和CDR单元320b。 | 对比文件明确公开了主设备210中包含PLL 315用于生成时钟信号230。该时钟信号230用于驱动锁存器311（作为发射机驱动器的一部分）以及提供给CDR单元320b。虽然对比文件未明确描述PLL 315接收“参考时钟信号”，但PLL作为时钟生成单元，接收参考时钟信号以产生锁定输出时钟是本领域公知且必然隐含的技术内容。因此，本领域技术人员能够毫无疑义地得出PLL接收参考时钟信号并输出时钟信号至发射机驱动器和CDR电路的技术方案。该技术特征被直接公开。 |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上。《直接公开》 | 说明书第[0025]段：“Clock signal 230 is transported from the master device 210 to slave device 220, hereinafter referred to as the forwarded clock.”； 第[0030]段：“Clock signal 230 is transmitted to slave device 220 as a forwarded clocked signal 230 via forwarded clock link 310c.”； 图3：示出了时钟信号230通过链路310c从主设备210传输到从设备220。 | 对比文件明确公开了主设备210生成的时钟信号230通过专门的“转发时钟链路(forwarded clock link) 310c”传输到从设备220。链路310c是芯片间总线的一部分。发射该时钟信号的驱动电路（虽未在图中明确画出，但必然存在）通过其总线接口将主时钟信号输出到该总线上。因此，该技术特征被直接公开。 |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，《未公开》 | 无相应内容。 | 对比文件公开了PLL 315生成时钟信号，以及CDR单元320b根据相位误差信息控制相位生成器318来调整时钟信号的相位（参见第[0032]、[0035]段）。然而，对比文件完全没有提及任何能够控制PLL以改变其输出时钟信号“频率”的控制系统。对比文件涉及的是在固定频率下进行相位调整以实现正确采样，并未涉及为缓解EMI等目的而主动改变主时钟信号的频率。因此，该技术特征未被对比文件公开。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。《未公开》 | 无相应内容。 | 如特征G所述，对比文件未公开改变主时钟信号频率。因此，更不可能公开在频率改变期间数据传输“继续”以及该过程“独立于远程从IC处的时钟活动”（从设备本身没有本地时钟）。该技术特征未被公开。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，《未公开》 | 无相应内容。 | 对比文件全文未提及任何与温度控制相关的电路。因此，该技术特征未被公开。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。《未公开》 | 无相应内容。 | 对比文件未公开温度控制电路（特征I），也未提及基于温度变化来唤醒CDR电路。因此，该技术特征未被公开。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。《未公开》 | 无相应内容。 | 对比文件全文未提及任何定时器控制电路，也未提及周期性地唤醒CDR电路以纠正时钟漂移。其CDR单元（320b）的工作方式是基于来自从设备的相位误差信息进行连续的或事件驱动的相位调整，而非基于定时器的周期性唤醒。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。《未公开》 | 无相应内容。 | 对比文件未公开温度控制电路和温度传感器。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。《未公开》 | 无相应内容。 | 对比文件未提及接收机具有可编程端阻抗，更未提及基于到从设备距离来配置该阻抗。因此，该技术特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。《未公开》 | 无相应内容。 | 对比文件未公开温度控制电路（特征I）和定时器控制电路（特征K），也未提及这两者结合来唤醒CDR电路。因此，该技术特征未被公开。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。《隐含公开》 | 说明书第[0029]段：“The data links may transmit information at a high speed of about, for example, 1 to 10 Gbps.”； 图3：显示了数据链路310a-b传输数据。 | 对比文件公开了主从设备之间通过高速数据链路（如1-10 Gbps）传输数据（第[0029]段）。在高速串行通信中，为了将并行数据转换为串行数据流以在有限数量的链路上传输，使用串行化器是公知的必要技术手段。图3中用于传输数据的锁存器311和缓冲器305构成了驱动器部分，而串行化功能是实现高速传输所必需的、隐含在前述公开内容中的部件。本领域技术人员基于对比文件公开的高速数据传输，能够合理推断出发射机中必然包含串行化器，且该串行化器需使用PLL生成的时钟信号（230）进行工作。因此，该技术特征被隐含公开。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。《未公开》 | 无相应内容。 | 对比文件仅公开了PLL 315生成时钟信号230并直接提供给发射驱动器和CDR单元。没有提及存在复用器，也没有提及存在“低速时钟信号”以及在该低速时钟信号与PLL生成时钟信号之间进行选择。因此，该技术特征未被公开。 |
<<<A>>><<<B>>><<<C>>><<<D>>><<<E>>><<<F>>><<<o>>>