对比文件名称：2013-05-28_US8452908B_发明授权_US08452908B2 Low latency serial memory interface
目标专利名称：用于芯片到芯片通信的系统和方法 CN106796563B
本次调用的模型名称：深度分析模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A《直接公开》<br>包括：总线接口，所述总线接口被配置成耦合至芯片间总线 | [0030] "Memory controller 310 may communicate with memories 320 via serial interfaces 325."<br>[0031] "serial interface 325 may include one or more serial links (e.g., transmitter and receiver pairs) that enable data streams to be provided to and/or received from memory controller 310." | 对比文件明确公开了在存储器320上设置的串行接口325，该接口包含多个串行链路410，用于在存储器控制器310和存储器320之间传输数据流。串行接口325及链路410必然需要耦合至芯片间总线（例如，连接内存控制器和存储器的信道）以实现通信。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“被配置成耦合至芯片间总线的总线接口”。 |
| 技术特征B《直接公开》<br>发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输 | [0039] "serial link 410 may include a transmitter and receiver pair that enables data streams to be provided to and/or received from memory controller 310."<br>[0039] "A transmitter section of a SerDes may include a parallel-to-serial converter..." | 对比文件明确描述了串行链路410包含发射机-接收机对。发射机是串行链路的基本组成部分，用于将数据输出到接口（串行链路410）并跨总线传输。虽然未明确提及“驱动器”，但在本领域中，发射机必然包含用于将电信号驱动到传输线上的驱动器电路。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到总线接口以供跨芯片间总线进行传输”。 |
| 技术特征C《直接公开》<br>接收机，所述接收机耦合至所述总线接口 | [0039] "serial link 410 may include a transmitter and receiver pair that enables data streams to be provided to and/or received from memory controller 310." | 对比文件明确公开了串行链路410包含接收机，用于从总线接口接收数据流。接收机耦合至总线接口是其功能实现的必然要求。因此，该技术特征被直接公开。 |
| 技术特征D《隐含公开》<br>时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机 | [0002] "A long CID will also lead to clock data recovery (CDR) issues..."<br>[0039] "A deserializer of the 8B/10B SerDes may utilize a reference clock to monitor a recovered clock from a bit stream." | 对比文件多次提及CDR及其在串行接口中的作用（如解决连续相同数字问题）。串行链路410包含串行化器/解串器（SerDes），而解串器通常需要从接收到的比特流中恢复时钟，这必然涉及CDR电路。因此，本领域技术人员能够合理推断出，为了实现串行链路的接收功能，CDR电路操作地耦合至接收机（或解串器）是必要的。该特征被隐含公开。 |
| 技术特征E《隐含公开》<br>锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路 | [0033] "Clock 330 may include a device that generates a clock signal 350. In one example, clock 330 may include a crystal oscillator..."<br>[0034] "Clock distributor 340 may include a device that receives clock signal 350 from clock 330, and provides synchronous clocking 360 (e.g., based on clock signal 350) across memory controller 310 and memories 320." | 对比文件公开了时钟330产生时钟信号350，并通过分配器340提供同步时钟360给内存控制器310和存储器320。为了实现精确、稳定的同步时钟，本领域技术人员知晓通常需要使用PLL来锁定参考时钟（如来自晶体振荡器）并生成所需频率的时钟信号，以供发射机和接收机（包含CDR）使用。虽然对比文件未明确提及“PLL”，但基于其公开的同步时钟系统和本领域公知常识，可以合理推断出存在PLL或类似电路来执行该功能。因此，该技术特征被隐含公开。 |
| 技术特征F《未公开》<br>其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上 | 无对应内容 | 目标专利中，主IC通过总线接口主动输出一个专用的“主时钟信号”到芯片间总线上，供从设备使用。对比文件中，虽然提供了同步时钟360，但它是通过独立的时钟分配网络（clock distributor 340）分配的，并非通过数据发射机或总线接口以信号形式输出到串行数据总线上。主串行链路410-0传输的是**编码的数据流440**，而非一个独立的时钟信号。因此，对比文件未公开此特征。 |
| 技术特征G《未公开》<br>控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率 | 无对应内容 | 目标专利的控制系统被配置为主动、动态地控制PLL以改变主时钟信号的频率，目的是应对EMI等。对比文件中的同步时钟系统是为了提供稳定的同步时钟以降低延迟和相位累积，并未提及任何由控制系统主动改变时钟频率的功能或目的。因此，该特征未被公开。 |
| 技术特征H《未公开》<br>其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续 | 无对应内容 | 此特征描述了在频率改变期间数据传输不依赖于从设备端的时钟活动而持续进行。该特征完全依赖于特征G（主动改变频率）的存在。由于对比文件未公开频率改变的功能，因此该特定操作模式和效果也无从谈起。 |
| 技术特征I《未公开》<br>以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路 | 无对应内容 | 对比文件全文未提及任何与温度控制相关的电路或功能。目标专利引入温度控制电路用于管理CDR电路的唤醒以纠正温度漂移，这是一个特定的附加技术特征，对比文件未公开。 |
| 技术特征J《未公开》<br>其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。 | 无对应内容 | 此特征依赖于特征I（温度控制电路）的存在。由于对比文件未公开任何温度控制机制，因此该基于温度改变来唤醒CDR的具体控制方法也未被公开。 |
| 技术特征K《未公开》<br>其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。 | [0044] "serial interface 325 (e.g., or memory 320) may include logic to provide a timer, to determine whether the timer has expired..." | 对比文件提到了“定时器”（timer），但其用途是用于轮换哪个串行链路被指定为主链路（master serial link），以改变传输编码数据流的链路（见[0044], [0045], 图6）。这与目标专利中用于**周期性唤醒CDR电路以纠正时钟漂移**的“定时器控制电路”在目的、耦合对象和控制逻辑上完全不同。因此，对比文件未公开目标专利所限定的该技术特征。 |
| 技术特征L《未公开》<br>其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。 | 无对应内容 | 此特征进一步限定了温度控制电路的具体配置。由于对比文件未公开温度控制电路，自然也未公开其从温度传感器接收信号的具体配置。 |
| 技术特征M《未公开》<br>其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。 | 无对应内容 | 对比文件未提及接收机具有可编程端阻抗，更未提及基于距离来配置该阻抗的控制逻辑。目标专利的此特征涉及特定的阻抗匹配优化技术，未被对比文件公开。 |
| 技术特征N《未公开》<br>其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。 | 无对应内容 | 此特征结合了温度控制电路和定时器控制电路来管理CDR唤醒。对比文件既未公开温度控制电路，也未公开用于CDR时钟漂移校正的定时器控制电路，因此该组合特征未被公开。 |
| 技术特征O《隐含公开》<br>其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。 | [0039] "serial link 410 may include a Serializer/Deserializer (SerDes)... A transmitter section of a SerDes may include a parallel-to-serial converter..." | 对比文件明确公开了串行链路410包含串行化器/解串器（SerDes），且发射机部分包含并串转换器（即串行化器）。为了使串行化器正常工作，它必须接收时钟信号以控制数据转换和输出的时序。结合特征E的隐含公开（存在PLL提供时钟信号），本领域技术人员能够合理推断出，串行化器被配置为从时钟系统（可能包含PLL）接收时钟信号。因此，该特征被隐含公开。 |
| 技术特征P《未公开》<br>其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。 | 无对应内容 | 对比文件未提及任何复用器（multiplexer），也未提及在高速时钟信号和低速时钟信号之间进行选择以传递给发射机和CDR电路的技术方案。目标专利的此特征涉及特定的功耗管理机制（如进入低速模式），未被对比文件公开。 |
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