对比文件名称：WO2010109553A1_Description_20260223_1510
目标专利名称：202用于芯片到芯片通信的系统和方法CN106796563B
模型名称：专利创造性评估模型
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线。<br>**《直接公开》** | “第1のLSI10と第2のLSI20のそれぞれについても、インターフェイス回路と呼ぶものとする。”“差動クロックをホスト機器1からサブ機器2に伝送する。伝送路31…伝送路32，33…これらの伝送路31，32，33は例えば、ボードやケーブルによって構成される。”“出力端子対6を介して伝送路31に送られる。”“入出力端子対7A，7Bを介して伝送路32，33にそれぞれ出力される。”<br>**（中文翻译）**：“第一LSI10和第二LSI20各自也可称为接口电路。”“将差动时钟从主机设备1传送到子机设备2。传输路径31…传输路径32，33…这些传输路径31、32、33例如由板或电缆构成。”“通过输出端子对6发送到传输路径31。”“分别通过输入输出端子对7A、7B输出到传输路径32、33。” | 对比文件明确描述了主机设备（对应主IC）和子机设备（对应从IC）通过传输路径（31，32，33）连接，主机设备的第一LSI10具有输出端子对6和输入输出端子对7A、7B，这些端子对连接至传输路径，构成了被配置为耦合至芯片间总线（即传输路径）的总线接口。因此，本领域技术人员能够毫无疑义地得出对比文件公开了技术特征A。 |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输。<br>**《直接公开》** | “第1の送信回路ブロック14A，14Bは、シリアライザ141，143と**差動ドライバ142，144**を備えており、第1の送信用クロックTC1を用いて、パラレルデータを差動シリアル信号に変換し、サブ機器2に向けて**出力**する。…差動ドライバ142，144はシリアライザ141，143から出力されたシリアルデータを差動シリアル信号に変換して**出力**する。差動ドライバ142，144から出力された差動シリアル信号は、入出力端子対7A，7Bを介して伝送路32，33にそれぞれ**出力**される。”<br>**（中文翻译）**：“第一发送电路块14A、14B具备串行器141、143和**差动驱动器142、144**，使用第一发送用时钟TC1，将并行数据转换为差动串行信号，向子机设备2**输出**。…差动驱动器142、144将串行器141、143输出的串行数据转换为差动串行信号并**输出**。从差动驱动器142、144输出的差动串行信号，分别通过输入输出端子对7A、7B**输出**到传输路径32、33。” | 对比文件公开了主机设备（第一LSI10）具有发送电路块（14A,14B），该电路块包含驱动器（差动驱动器142,144），其功能是将数据信号（差动串行信号）输出到总线接口（输入输出端子对7A,7B），以便跨芯片间总线（传输路径32,33）进行传输。这与技术特征B的作用完全相同。因此，技术特征B被直接公开。 |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口。<br>**《直接公开》** | “第1の受信回路ブロック15A，15Bは、**差動レシーバ151，154**、クロックデータリカバリ（CDR）回路152，155、およびデシリアライザ153，156を備えており、サブ機器2から差動シリアル信号を受信し、第1の受信用クロックRC1を用いて、クロックデータリカバリによってタイミングを合わせた後にパラレルデータに変換する。すなわち、**差動レシーバ151，154**は入出力端子対7A，7Bを介して伝送路32，33からそれぞれ入力した差動シリアル信号を、シリアルデータに変換して出力する。”<br>**（中文翻译）**：“第一接收电路块15A、15B具备**差动接收器151、154**、时钟数据恢复（CDR）电路152、155以及解串器153、156，接收来自子机设备2的差动串行信号，使用第一接收用时钟RC1，通过时钟数据恢复进行时序对齐后转换为并行数据。即，**差动接收器151、154**通过输入输出端子对7A、7B分别从传输路径32、33输入差动串行信号，并转换为串行数据输出。” | 对比文件公开了主机设备（第一LSI10）具有接收电路块（15A,15B），其中包含接收机（差动接收器151,154），该接收机通过总线接口（输入输出端子对7A,7B）耦合至芯片间总线（传输路径32,33）以接收信号。这与技术特征C的作用相同。因此，技术特征C被直接公开。 |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机。<br>**《直接公开》** | “第1の受信回路ブロック15A，15Bは、差動レシーバ151，154、**クロックデータリカバリ（CDR）回路152，155**、およびデシリアライザ153，156を備えており、…**CDR回路152，155**は、入力データのデータウィンドウの安全な位置をクロックでたたくためのエッジ選択を決定する回路であり、第1の受信用クロックRC1に従って動作する。”<br>**（中文翻译）**：“第一接收电路块15A、15B具备差动接收器151、154、**时钟数据恢复（CDR）电路152、155**以及解串器153、156，…**CDR电路152、155**是决定为了用时钟敲击输入数据的数据窗口的安全位置而进行边缘选择的电路，按照第一接收用时钟RC1动作。” | 对比文件明确记载了在主机设备的接收电路块中，CDR电路（152，155）是接收电路块的一部分，并且其输入来自差动接收器（151，154），即操作地耦合至接收机。其作用是从接收到的数据信号中恢复时钟/进行时序对齐，这与目标专利中CDR电路的作用（操作地耦合至接收机，用于时钟恢复/对齐）相同。因此，技术特征D被直接公开。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路。<br>**《直接公开》** | “第1のクロック生成回路12は、第1の基準クロックRFC1を基にして、第1の送信用クロックTC1と第1の受信用クロックRC1とを個別に生成する。ここでは第1のクロック生成回路12は、多相クロックを出力する**多相出力PLL回路**であり、…差動ドライバ13は、第2の基準クロックRFC2を差動クロックに変換して、サブ機器2に向けて出力する。” “第1の送信回路ブロック14A，14Bは、…第1の**送信用クロックTC1**を用いて、パラレルデータを差動シリアル信号に変換し、サブ機器2に向けて出力する。” “第1の受信回路ブロック15A，15Bは、…第1の**受信用クロックRC1**を用いて、クロックデータリカバリによってタイミングを合わせた後にパラレルデータに変換する。…**CDR回路152，155**は、…第1の**受信用クロックRC1**に従って動作する。”<br>**（中文翻译）**：“第一时钟生成电路12基于第一参考时钟RFC1，单独生成第一发送用时钟TC1和第一接收用时钟RC1。此处第一时钟生成电路12是输出多相时钟的**多相输出PLL电路**，…差动驱动器13将第二参考时钟RFC2转换为差动时钟，向子机设备2输出。” “第一发送电路块14A、14B，…使用第一**发送用时钟TC1**，将并行数据转换为差动串行信号，向子机设备2输出。” “第一接收电路块15A、15B，…使用第一**接收用时钟RC1**，通过时钟数据恢复进行时序对齐后转换为并行数据。…**CDR电路152、155**，…按照第一**接收用时钟RC1**动作。” | 对比文件公开了第一时钟生成电路12是多相输出PLL电路（即PLL），它接收第一参考时钟RFC1（对应参考时钟信号），并生成两个时钟信号：第一发送用时钟TC1和第一接收用时钟RC1。其中，第一发送用时钟TC1被输出到发射机（具体是发送电路块14A，14B中的串行器141，143，而驱动器142，144输出的是数据信号，但串行器是发射机的一部分，其时钟来自PLL），第一接收用时钟RC1被输出到CDR电路（152，155）。虽然PLL生成的时钟信号经由不同的名称（TC1和RC1）输出到不同部件，但本领域技术人员能够毫无疑义地理解，PLL生成并提供时钟信号给发射机（的驱动器的前级电路）和CDR电路。因此，技术特征E被直接公开。 |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上。<br>**《直接公开》** | “第1のクロック生成回路12は、…サブ機器2用の第2の基準クロックRFC2を生成する。**差動ドライバ13**は、第2の基準クロックRFC2を差動クロックに変換して、サブ機器2に向けて**出力**する。出力された差動クロックは、**出力端子対6を介して伝送路31に送られる**。”<br>**（中文翻译）**：“第一时钟生成电路12，…生成用于子机设备2的第二参考时钟RFC2。**差动驱动器13**将第二参考时钟RFC2转换为差动时钟，向子机设备2**输出**。输出的差动时钟，**通过输出端子对6发送到传输路径31**。” | 对比文件明确描述了主机设备（第一LSI10）具有一个专门的差动驱动器13，其功能是将由PLL生成的时钟信号（第二参考时钟RFC2）作为差动时钟信号，通过输出端子对6（属于总线接口）输出到传输路径31（即芯片间总线）上。该时钟信号用于同步子机设备，相当于目标专利中的“主时钟信号”。因此，技术特征F被直接公开。 |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率。<br>**《隐含公开》** | “第1および第2のクロック生成回路12，22は、送信用クロックTC1，TC2と受信用クロックRC1，RC2のバンド幅を、異なる範囲に設定可能に構成されているのが好ましい。さらに、送信用クロックTC1，TC2と受信用クロックRC1，RC2のバンド幅を、**動的に変更可能に**構成されているのが好ましい。”“ホスト機器1は、サブ機器2が有するROM51に記憶された、第2のクロック生成回路22の詳細情報を読み込み、この詳細情報に応じて、**第1のクロック生成回路12の設定を行う**機能を有する。例えばホスト機器1は、…**第1のクロック生成回路21（注：应为12）のVCOの周波数レンジを最適（±50％等）に設定する**。”<br>**（中文翻译）**：“第一及第二时钟生成电路12、22优选构成为能够将发送用时钟TC1、TC2和接收用时钟RC1、RC2的带宽设定为不同范围。进一步，优选构成为能够**动态地变更**发送用时钟TC1、TC2和接收用时钟RC1、RC2的带宽。”“主机设备1具有如下功能：读取子机设备2所具有的ROM51中存储的第二时钟生成电路22的详细信息，根据该详细信息，**进行第一时钟生成电路12的设定**。例如主机设备1，…**将第一时钟生成电路12的VCO的频率范围最优地（±50%等）设定**。” | 对比文件虽然没有明确命名一个独立的“控制系统”，但描述了主机设备1（或第一LSI10）具有根据子机信息来“设定”或“动态变更”第一时钟生成电路（即PLL）的功能。进行这种设定和动态变更必然需要一个控制逻辑或控制模块（即隐含的控制系统），该控制逻辑操作地耦合至PLL（以改变其VCO频率范围等设置，从而改变生成的时钟频率）和CDR电路（因为CDR电路使用的接收时钟RC1也由该PLL生成，其带宽/频率变更会影响CDR）。本领域技术人员通过阅读对比文件，能够合理推断出存在一个控制模块来执行这些配置和动态变更操作，从而实现通过控制PLL来改变时钟信号频率。因此，技术特征G被隐含公开。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。<br>**《未公开》** | 对比文件未记载相关内容。 | 技术特征H强调在频率改变期间，数据传输继续，并且这种继续是“独立于远程从IC处的时钟活动”的。目标专利说明书中解释，这是因为从设备没有PLL，所以主设备改变频率时无需等待从设备时钟稳定，从而数据传输可以继续。对比文件中的子机设备（从IC）具有自己的时钟生成电路（22，可能是DLL或PLL），其时钟基于从主机接收的时钟产生。当主机改变其PLL频率时，发送给子机的时钟频率随之改变，子机需要基于这个变化后的时钟重新调整其内部时钟生成电路（如DLL锁定）或CDR电路，这个过程可能需要时间，在此期间数据传输很可能中断或需要特殊处理。对比文件没有描述在主机PLL频率动态变更期间，数据传输如何能够不中断地继续进行。因此，对比文件既未直接公开也未隐含公开技术特征H。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路。<br>**《未公开》** | 对比文件未记载任何关于温度控制电路、基于温度控制或唤醒CDR电路的内容。 | 技术特征I涉及专门用于基于温度来管理CDR电路的温度控制电路。对比文件的整个说明书中均未提及温度对电路的影响、温度传感器或温度控制电路。CDR电路（152，155）在对比文件中仅描述为按照接收用时钟RC1动作，用于时序调整，没有提到其受温度控制电路管理或存在睡眠/唤醒模式。因此，对比文件未公开技术特征I。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。<br>**《未公开》** | 对比文件未记载任何关于基于温度改变唤醒CDR电路的内容。 | 如特征I所述，对比文件未公开温度控制电路，自然也谈不上基于温度改变来唤醒CDR电路。技术特征J依赖于特征I的存在，而特征I未被公开。因此，技术特征J未被对比文件公开。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。<br>**《未公开》** | 对比文件未记载任何关于定时器控制电路、周期性唤醒CDR电路或用于纠正时钟漂移的周期性操作的内容。 | 技术特征K涉及通过定时器控制电路周期性唤醒CDR电路以纠正时钟漂移的特定机制。对比文件中CDR电路是持续工作用于时序调整的，没有提及CDR电路有睡眠模式、需要被唤醒，也没有提及使用定时器进行周期性控制来纠正漂移。因此，对比文件未公开技术特征K。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。<br>**《未公开》** | 对比文件未提及温度传感器。 | 技术特征L限定了温度控制电路与温度传感器的连接关系。由于对比文件未公开任何温度控制电路和温度传感器，因此该特征未被公开。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。<br>**《未公开》** | 对比文件未记载接收机具有可编程端电路，也未提及基于距离配置端阻抗。 | 对比文件描述了接收电路块中的差动接收器（151，154），但未提及该接收器或连接端子具有可编程的端阻抗。虽然对比文件提到了终端电阻（182，在图4中），但那是偏置电路的一部分，用于稳定共模电位，并非接收机内部的可编程端电路，且其配置也非基于距离。因此，技术特征M未被公开。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。<br>**《未公开》** | 对比文件未记载温度控制电路、定时器控制电路以及两者结合唤醒CDR电路的内容。 | 技术特征N是特征I、J、K的进一步组合和具体化，涉及温度控制电路与定时器控制电路的协同工作。由于对比文件未公开温度控制电路（特征I）和定时器控制电路（特征K），因此该组合特征也未被公开。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。<br>**《直接公开》** | “第1の送信回路ブロック14A，14Bは、**シリアライザ141，143**と差動ドライバ142，144を備えており、**第1の送信用クロックTC1を用いて**、パラレルデータを差動シリアル信号に変換し、サブ機器2に向けて出力する。”<br>**（中文翻译）**：“第一发送电路块14A、14B具备**串行器141、143**和差动驱动器142、144，**使用第一发送用时钟TC1**，将并行数据转换为差动串行信号，向子机设备2输出。” | 对比文件明确公开了发射机（第一发送电路块14A，14B）包括串行化器（シリアライザ141，143）。并且，该串行化器使用的时钟（第一发送用时钟TC1）是由第一时钟生成电路12（即PLL）生成的。因此，串行化器被配置成从PLL接收时钟信号。技术特征O被直接公开。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。<br>**《未公开》** | 对比文件未记载复用器（MUX）或低速时钟信号的选择性传递。 | 对比文件中的时钟生成电路（PLL）生成发送用时钟和接收用时钟，直接提供给相应电路。没有提及存在一个复用器来在高速（来自PLL）和低速时钟信号之间进行选择，并将选定的时钟传递给发射机和CDR电路。因此，技术特征P未被公开。 |
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