对比文件名称：2011-02-17_US2011037505A_发明申请_US20110037505A1 TRANSCEIVER AND OPERATING METHOD THEREOF
目标专利名称：用于芯片到芯片通信的系统和方法 CN106796563B
模型名称：GPT-4
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：总线接口，所述总线接口被配置成耦合至芯片间总线 《隐含公开》 | [0094] A communication system illustrated in FIG. 2 comprises a device 1 and a host 2. The device 1 is configured as a transceiver which has a transmitting/receiving function. The host 2 is also configured as a transceiver which has a transmitting/receiving function. Accordingly, two-way communications between the device 1 and the host 2 are possible. That is, in the communication system illustrated in FIG. 2, the host 2 outputs a receive signal RX to the device 1, and receives a transmit signal TX from the device 1. The device 1 receives the receive signal RX from the host 2 and outputs receive data DT, and receives transmit data DR and transmits the transmit signal TX to the host 2. | 对比文件描述了设备1与主机2之间进行双向通信，设备1包括用于接收RX信号和发送TX信号的接口，该接口必然被配置成耦合至连接设备1和主机2的通信总线（即芯片间总线）。本领域技术人员能够毫无疑义地推断出设备1包含总线接口以耦合至总线，因此技术特征A被隐含公开。 |
| 技术特征B：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输 《隐含公开》 | [0098] In data reading from the recording medium 5, the serializer (SER) 14 serving as a parallel-to-serial converter converts the parallel transmit data DR from the recording/reproduction unit 8 into the serial transmit signal TX which is synchronized with the single-phase clock signal TXCLK supplied by the PLL circuit (PLL) 13. Then the serial transmit signal TX is outputted to the host 2. | 对比文件明确公开了串行器(SER)14将并行传输数据转换为串行传输信号TX并输出到主机2。串行器作为发射机的一部分，必然包含驱动器电路以将数据信号驱动到总线上，这是本领域公知常识。因此，技术特征B被隐含公开。 |
| 技术特征C：接收机，所述接收机耦合至所述总线接口 《直接公开》 | [0098] Almost same as is the case with the data recovery circuit described in Non-patent Document 1 cited above, the clock data recovery circuit (CDR) extracts a reproduction clock CLK and reproduction data DATA and outputs them to the deserializer (DES) 15, in response to a receive signal RX which is transmitted from the host 2 and received by the device 1, and in response to an eight-phase clock signal TXCLK which is generated by the PLL circuit (PLL) 13. | 对比文件明确描述了时钟数据恢复电路(CDR)11接收来自主机2的接收信号RX，这意味着设备1包含接收机（即CDR11的输入部分）耦合至总线接口以接收信号。因此，技术特征C被直接公开。 |
| 技术特征D：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机 《直接公开》 | [0098] 同上段。 | 对比文件明确公开了时钟数据恢复电路(CDR)11，其操作地耦合至接收机（因为CDR11直接接收RX信号并进行时钟和数据恢复）。因此，技术特征D被直接公开。 |
| 技术特征E：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路 《直接公开》 | [0098] In data reading from the recording medium 5, the serializer (SER) 14 serving as a parallel-to-serial converter converts the parallel transmit data DR from the recording/reproduction unit 8 into the serial transmit signal TX which is synchronized with the single-phase clock signal TXCLK supplied by the PLL circuit (PLL) 13. ... the clock data recovery circuit (CDR) extracts a reproduction clock CLK and reproduction data DATA ... in response to an eight-phase clock signal TXCLK which is generated by the PLL circuit (PLL) 13. 以及[0100] To the frequency error detector (CNT) 12, the following signals are supplied: ... the single-phase transmit clock TXCLK from the PLL circuit (PLL) 13 are supplied. | 对比文件明确描述了PLL电路(PLL)13接收参考信号Fref（参考时钟信号，参见图7及描述），并生成时钟信号TXCLK，该时钟信号被提供给发射机（串行器14）和CDR电路（作为多相时钟信号）。因此，技术特征E被直接公开。 |
| 技术特征F：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上 《未公开》 | 无相应内容。 | 对比文件中发射机（串行器14）输出的是数据信号TX，并未提及将主时钟信号单独输出到芯片间总线上。目标专利中主时钟信号是独立于数据信号输出的，而对比文件未公开此特征。因此，技术特征F未被公开。 |
| 技术特征G：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率 《隐含公开》 | [0100] Accordingly, when the frequency error detector (CNT) 12 detects a great difference in frequency of the receive signal RX and the transmit clock TXCLK, the frequency error detector (CNT) 12 outputs a frequency control signal FCS to the PLL circuit (PLL). Then, responding to the frequency control signal FCS, the PLL circuit (PLL) 13 operates so as to reduce the difference in frequency of the receive signal RX and the transmit clock TXCLK, by controlling the cycle of the eight-phase clock signal TXCLK supplied to the clock data recovery circuit (CDR) 11. | 对比文件公开了频率检测器(CNT)12检测接收信号RX和时钟信号TXCLK之间的频率差，并生成频率控制信号FCS提供给PLL电路13，以控制时钟信号的周期（即改变频率）。频率检测器12可被视为控制系统的一部分，其操作地耦合至PLL和CDR电路（因为CDR提供再现数据DATA给频率检测器）。因此，技术特征G被隐含公开。 |
| 技术特征H：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续 《未公开》 | 无相应内容。 | 对比文件描述了频率控制操作以减小频率差，但未提及在频率改变期间数据传输是否继续，也未提及远程从IC的时钟活动独立性。因此，技术特征H未被公开。 |
| 技术特征I：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路 《未公开》 | 无相应内容。 | 对比文件中未提及任何温度控制电路。因此，技术特征I未被公开。 |
| 技术特征J：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路 《未公开》 | 无相应内容。 | 对比文件中未涉及温度改变或基于温度唤醒CDR电路。因此，技术特征J未被公开。 |
| 技术特征K：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移 《未公开》 | 无相应内容。 | 对比文件中未提及定时器控制电路或周期性唤醒CDR电路以纠正时钟漂移。因此，技术特征K未被公开。 |
| 技术特征L：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号 《未公开》 | 无相应内容。 | 对比文件中未提及温度传感器或温度信号。因此，技术特征L未被公开。 |
| 技术特征M：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗 《未公开》 | 无相应内容。 | 对比文件中未提及可编程端电路或端阻抗变动。因此，技术特征M未被公开。 |
| 技术特征N：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量 《未公开》 | 无相应内容。 | 对比文件中未提及定时器控制电路或温度控制电路。因此，技术特征N未被公开。 |
| 技术特征O：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号 《直接公开》 | [0098] In data reading from the recording medium 5, the serializer (SER) 14 serving as a parallel-to-serial converter converts the parallel transmit data DR from the recording/reproduction unit 8 into the serial transmit signal TX which is synchronized with the single-phase clock signal TXCLK supplied by the PLL circuit (PLL) 13. | 对比文件明确公开了发射机包括串行器(SER)14，并且串行器从PLL电路13接收时钟信号TXCLK。因此，技术特征O被直接公开。 |
| 技术特征P：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路 《未公开》 | 无相应内容。 | 对比文件中未提及复用器或低速时钟信号的选择。因此，技术特征P未被公开。 |
<<<C>>><<<D>>><<<E>>><<<O>>><<<a>>><<<b>>><<<g>>>