对比文件名称：2016-01-21_US2016019183A_发明申请_US20160019183A1 SYSTEMS AND METHODS FOR CHIP TO CHIP COMMUNICATION
目标专利名称：用于芯片到芯片通信的系统和方法CN106796563B
本次调用的模型名称：专利创造性评估模型
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：总线接口，所述总线接口被配置成耦合至芯片间总线《直接公开》 | 第[0024]段：“The master chip 12 may further include … The PLL 24 may be used to generate a clock signal 26 that is passed to the interchip bus 16 through a master bus interface 28. As is readily understood, the master bus interface 28 is configured to be coupled to the interchip bus 16.” <br> 第[0025]段：“the slave chip 14 may include a slave bus interface 30 that is coupled to the interchip bus 16.” | 对比文件明确公开了主芯片和从芯片都具有总线接口（master bus interface 28, slave bus interface 30），并且这些接口被配置为耦合至芯片间总线（interchip bus 16）。该特征在对比文件中与目标专利中的作用相同，都是提供芯片与总线之间的物理和电气连接。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征B：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输《直接公开》 | 第[0027]段：“The master transmitter 40 provides the selected clock signal 52 to a master serializer 56 and a driver 58.” <br> 第[0028]段：“The master serializer 56 provides data signal 60 and clock signal 62 to a driver 64. The driver drives the data onto the interchip bus 16 as a differential-ended data signal 66.” <br> 第[0033]段：“The slave transmitter 90 includes a slave serializer 116 … provides the serialized TDS to slave driver 118. The slave driver 118 puts a differential-ended data signal 120 onto the interchip bus 16 …” | 对比文件明确公开了发射机（master transmitter 40, slave transmitter 90）包含驱动器（driver 64, slave driver 118），并且驱动器将数据信号（differential-ended data signal 66, 120）输出到总线接口并最终驱动到芯片间总线（interchip bus 16）上进行传输。该特征在对比文件中与目标专利中的作用相同，都是生成并输出数据信号。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征C：接收机，所述接收机耦合至所述总线接口《直接公开》 | 第[0029]段：“the master receiver 42 may include a master programmable termination 68 … The master programmable termination 68 receives differential-ended signals from the slave chip through the interchip bus 16 …” <br> 第[0032]段：“the slave receiver 92 may include a clock programmable termination 96 and a data programmable termination 98 … The slave receiver 92 receives the differential-ended clock signal 52′ … receives the differential-ended data signal 66 …” | 对比文件明确公开了接收机（master receiver 42, slave receiver 92）通过其可编程端（programmable termination）耦合至总线接口，并从芯片间总线（interchip bus 16）接收信号。该特征在对比文件中与目标专利中的作用相同，都是接收来自总线的信号。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征D：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机《直接公开》 | 第[0027]段：“which also passes the selected clock signal to a master clock data recovery (CDR) circuit 54.” <br> 第[0029]段：“The master deserializer 72 also receives a CDR clock signal 74 from the master CDR circuit 54.” <br> 第[0032]段：“The slave deserializer 106 further receives a CDR clock signal 112 from a slave CDR circuit 110.” <br> 图2、图3的框图明确显示了主/从CDR电路与主/从接收机/解串行器的连接关系。 | 对比文件明确公开了CDR电路（master CDR circuit 54, slave CDR circuit 110）的存在，并且通过接收时钟信号、提供恢复的时钟信号给解串行器等方式，在功能上操作地耦合至接收机（通过解串行器与接收机逻辑连接）。该特征在对比文件中与目标专利中的作用相同，都是用于从接收的数据中恢复时钟。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征E：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，《直接公开》 | 第[0026]段：“The PLL 24 may receive a reference clock signal (refclk) and its complement signal (refclkb) and outputs a high speed clock signal 46 to a multiplexer 48.” <br> 第[0027]段：“the selected clock signal 52 is provided to the master transmitter 40, which also passes the selected clock signal to a master clock data recovery (CDR) circuit 54. The master transmitter 40 provides the selected clock signal 52 to a master serializer 56 and a driver 58.” <br> 结合图2，高速时钟信号46经复用器48选择后作为所选时钟信号52，提供给发射机（的串行化器和驱动器）和CDR电路。 | 对比文件明确公开了PLL（PLL 24）接收参考时钟信号（refclk/refclkb），并生成高速时钟信号。该时钟信号（经选择后）被输出到发射机的驱动器（driver 58，以及驱动数据信号的driver 64的时钟路径）和CDR电路（master CDR circuit 54）。该特征在对比文件中与目标专利中的作用相同，都是生成系统主时钟。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征F：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上《直接公开》 | 第[0027]段：“The driver 58 may drive the selected clock signal 52 onto the interchip bus 16 as a differential-ended clock signal 52′.” | 对比文件明确公开了发射机中的驱动器（driver 58）将所选时钟信号（selected clock signal 52，即主时钟信号）通过总线接口驱动到芯片间总线（interchip bus 16）上，作为差分时钟信号52′。该特征在对比文件中与目标专利中的作用相同，都是将主时钟信号传输到总线上供从设备使用。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征G：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，《直接公开》 | 第[0026]段：“A control signal (not illustrated) from the MCS 18 causes the PLL 24 to adjust the frequency of the high speed clock signal 46.” <br> 第[0030]段：“The timer/temperature logic 86 may provide a signal to the master CDR circuit 54.” <br> 图2显示了MCS 18（主控制系统，即一种控制系统）与PLL 24和主CDR电路54的连接。 | 对比文件明确公开了主控制系统（MCS 18，即控制系统）操作地耦合至PLL 24（发送控制信号调整其频率）和主CDR电路54（通过定时器/温度逻辑86提供信号）。并且MCS 18被配置为通过控制PLL 24来调整高速时钟信号46的频率，该信号即是主时钟信号的来源。该特征在对比文件中与目标专利中的作用相同，都是控制频率变化。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征H：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续《直接公开》 | 摘要部分：“Data transmission continues during frequency change independent of clock activity at a remote slave IC.” <br> 第[0009]段：“Data transmission continues during frequency change independent of clock activity at a remote slave IC.” | 对比文件在摘要和详细描述中均明确记载了“数据传输在频率改变期间继续，独立于远程从IC处的时钟活动”这一技术效果和特征。该特征在对比文件中与目标专利中的作用相同，都是描述系统在频率改变时无需等待从设备时钟稳定即可维持数据传输的特性。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征I：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，《直接公开》 | 第[0030]段：“The temperature sensor 80 provides a temperature signal to temperature control logic 82. Timer control logic 84 may be associated with the temperature control logic 82 and integrated into a single timer/temperature logic 86 or may be separate. The timer/temperature logic 86 may provide a signal to the master CDR circuit 54.” <br> 图2明确显示了温度传感器80、温度控制逻辑82、定时器控制逻辑84以及集成的定时器/温度逻辑86，该逻辑86与主CDR电路54连接。MCS 18作为控制系统，与这些组件协同工作。 | 对比文件明确公开了温度控制逻辑（temperature control logic 82）和/或集成的定时器/温度逻辑（timer/temperature logic 86），它们操作地耦合至控制系统（MCS 18）和CDR电路（master CDR circuit 54）。温度控制逻辑接收温度传感器的信号，定时器/温度逻辑向CDR电路提供信号。该特征在对比文件中与目标专利中的作用相同，都是基于温度条件管理CDR电路。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征J：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。《直接公开》 | 第[0037]段：“In a non-mutually exclusive alternate aspect, the temperature control logics 82 and 122 may use the temperature sensors 80 and 80′ to detect a temperature … Periodically, a current temperature sensor value may be compared to the stored value, and, if there is a temperature change above a predefined threshold, the master CDR circuit 54 and the slave CDR circuit 110 are activated …” | 对比文件明确公开了温度控制逻辑（82, 122）使用温度传感器检测温度，并将当前温度值与存储值比较，如果温度变化超过预定阈值，则激活（即唤醒）主/从CDR电路（54, 110）。控制系统（MCS 18, SCS 32）基于温度的改变和温度控制逻辑来执行唤醒操作。该特征在对比文件中与目标专利中的作用相同，都是为了纠正因温度漂移引起的时钟对齐问题而唤醒CDR电路。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征K：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。《直接公开》 | 第[0037]段：“In a first exemplary aspect, the timer control logic 84 is used to wake the master CDR circuit 54 periodically to check for any realignment needs. Likewise, the timer control logic 124 is used to wake the slave CDR circuit 110 periodically to check for any realignment needs. … the length of time that the master CDR circuit 54 and the slave CDR circuit are awake … may be programmed as needed or desired.” | 对比文件明确公开了定时器控制电路（timer control logic 84, 124），其操作地耦合至控制系统（MCS 18, SCS 32）和CDR电路（54, 110），并被用于周期性地唤醒CDR电路以检查重新对齐需求（即纠正时钟漂移）。同时，CDR电路被唤醒的时间长度（预定时间量）是可以编程设定的。该特征在对比文件中与目标专利中的作用完全相同。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征L：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。《直接公开》 | 第[0030]段：“The temperature sensor 80 provides a temperature signal to temperature control logic 82.” <br> 第[0034]段：“The temperature sensor 80′ provides a temperature signal to temperature control logic 122.” | 对比文件明确公开了温度控制逻辑（temperature control logic 82, 122）从温度传感器（80, 80′）接收温度信号。该特征在对比文件中与目标专利中的作用相同，都是获取温度信息。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征M：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。《隐含公开》 | 第[0029]段：“the master receiver 42 may include a master programmable termination 68. … Adjusting the master programmable termination 68 reduces reflections … as well as allows power savings to be effectuated. In particular, if the interchip bus 16 is relatively short, the impedance of the master programmable termination 68 may be increased which reduces the output driver power.” <br> 第[0032]段：“the slave receiver 92 may include a clock programmable termination 96 and a data programmable termination 98.” | 对比文件直接公开了接收机（主接收机42，从接收机92）包括可编程端电路（programmable termination 68, 96, 98），其阻抗可调，并且明确提到了阻抗调整可以基于芯片间总线长度（“if the interchip bus 16 is relatively short”）来实现功率节省。总线长度直接对应于“到远程从IC的距离”。本领域技术人员根据对比文件公开的“总线较短时可增大阻抗以降低功耗”这一原理，能够合理推断出控制系统（MCS 18）可以基于此距离信息来配置端阻抗，以实现优化（如降低功耗、减少反射）。因此，该技术特征被对比文件隐含公开。 |
| 技术特征N：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。《隐含公开》 | 第[0030]段：“Timer control logic 84 may be associated with the temperature control logic 82 and integrated into a single timer/temperature logic 86 …” <br> 第[0037]段：“In a first exemplary aspect, the timer control logic 84 is used to wake the master CDR circuit 54 periodically … In a non-mutually exclusive alternate aspect, the temperature control logics 82 and 122 may use the temperature sensors … if there is a temperature change above a predefined threshold, the master CDR circuit 54 and the slave CDR circuit 110 are activated … The timer/temperature logics 86 and 126 may also communicate with other calibration systems.” | 对比文件公开了定时器控制电路（84, 124）和温度控制电路（82, 122），它们可以集成在一起（86, 126）。对比文件也公开了基于定时器周期性唤醒CDR电路，以及基于温度变化超过阈值来激活（唤醒）CDR电路。本领域技术人员可以合理推断，这两种唤醒机制可以结合或协同工作。例如，当温度控制电路检测到温度变化并发出信号时，控制系统可以基于该信号，并利用定时器控制电路来管理CDR电路被唤醒后的活动持续时间（“达一时间量”），以确保完成必要的重新对齐操作。对比文件提及“timer/temperature logics”可能进行通信，这支持了这种协同工作的可能性。因此，该技术特征被对比文件隐含公开。 |
| 技术特征O：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。《直接公开》 | 第[0027]段：“The master transmitter 40 provides the selected clock signal 52 to a master serializer 56 …” <br> 第[0026]-[0027]段：所选时钟信号52源自PLL 24生成的高速时钟信号46。 <br> 第[0033]段：“The slave transmitter 90 includes a slave serializer 116 that serializes the TDS using the slave clock signal 102 …” 从时钟信号102源自主PLL 24提供的时钟信号。 | 对比文件明确公开了发射机（master transmitter 40, slave transmitter 90）包括串行化器（serializer 56, 116）。并且，主发射机的串行化器56从主发射机接收所选时钟信号52，该信号源自PLL 24；从发射机的串行化器116使用从时钟信号102，该信号也源自主PLL 24。因此，串行化器被配置成（直接或间接地）从PLL接收时钟信号。该特征在对比文件中与目标专利中的作用相同，都是利用时钟信号进行数据串行化。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征P：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。《直接公开》 | 第[0026]段：“The PLL 24 … outputs a high speed clock signal 46 to a multiplexer 48. The multiplexer 48 also may receive a low speed clock signal 50. … the multiplexer 48 to select between the high speed clock signal and the low speed clock signal 50 to output a selected clock signal 52.” <br> 第[0027]段：“the selected clock signal 52 is provided to the master transmitter 40, which also passes the selected clock signal to a master clock data recovery (CDR) circuit 54.” | 对比文件明确公开了复用器（multiplexer 48）耦合至PLL 24，接收来自PLL的高速时钟信号46和低速时钟信号50，并选择性地将高速时钟信号或低速时钟信号作为所选时钟信号52输出。所选时钟信号52被传递至发射机（master transmitter 40）和CDR电路（master CDR circuit 54）。该特征在对比文件中与目标专利中的作用相同，都是提供时钟信号的选择路径以实现不同模式（如高速/低速、节能）。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
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