对比文件名称：2008-08-14_JP2008532275A_发明专利_JP2008532275A Method for optimizing transistor performance of the integrated circuit
目标专利名称：232共享扩散标准单元架构CN104769718B
本次调用模型名称：专利创造性评估模型
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域《直接公开》 | [2] “隣接セルにおける全体の拡散プロファイルを変える。セル境界部のいずれかの側部に横たわる、対応するＮＭＯＳ（ＶＳＳ）の負のネットとともに端部を有する２つの隣接セルは、連続的な負のチャネル拡散部２４を形成する。” 翻译：改变相邻单元中的整个扩散轮廓。两个相邻单元各自具有与对应NMOS (VSS)的负网络相邻的端部，这两个单元在单元边界的任一侧形成连续的负沟道扩散部24。 | 对比文件明确公开了“负のチャネル拡散部”（负沟道扩散部），即N型扩散区域。该扩散部在相邻单元之间形成“連続的な”（连续的）区域，这必然意味着该扩散区域跨单元延伸并延伸到单元边界之外，以与相邻单元的扩散区域连接。因此，该技术特征被对比文件直接公开。 |
| **B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域《直接公开》 | [2] “同じ方法が正のチャネル２６拡散にも適用されうることはいうまでもない。” 翻译：同样的方法当然也适用于正沟道26扩散。 | 对比文件明确提及“正のチャネル拡散”（正沟道扩散），即P型扩散区域。虽然该句是说明方法同样适用于P型扩散，但结合对比文件整体教导，为了减少STI应力并提高性能，在具有相同电源网络的相邻单元之间，其扩散区域（包括正沟道扩散）会被连接以形成连续区域。图3所示的连续扩散区域示意了该原理，因此本领域技术人员可以毫无疑义地得出，P型扩散区域同样会跨单元延伸并延伸到单元外。因此，该技术特征被对比文件直接公开。 |
| **C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件《直接公开》 | [2] “アクティブ領域は、拡散領域２４，２６及びゲート領域３４を含む。”；“論理セルの部品は、…単純な論理（ＮＭＯＳ及びＰＭＯＳ）ゲートを形成するために…内部的に配線される。” 翻译：有源区域包括扩散区域24、26和栅极区域34。逻辑单元的部件被内部布线以形成简单的逻辑（NMOS和PMOS）门。 | 对比文件明确公开了在扩散区域（24，26）之上存在栅极区域（34），这些栅极与扩散区域共同形成了NMOS和PMOS晶体管，即半导体器件（逻辑门）。因此，该技术特征被对比文件直接公开。 |
| **D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处《未公开》 | 未找到对应内容。 | 对比文件没有公开“虚设栅极”（dummy gate）或“虚设器件”的概念。对比文件中提到的栅极（ゲート領域）均是与扩散区域交叠形成有效逻辑门（如反相器、NAND等）的有源栅极。目标专利中的“虚设栅极”是特意布置在单元边缘、与扩散区域交叠但通过结扎（tie-off）被禁用的器件，其目的在于管理边缘扩散带来的潜在有效器件问题。对比文件的核心是共享扩散以减少STI应力，并未涉及在单元边缘特意设置并禁用的栅极结构。因此，该技术特征未被对比文件公开。 |
| **E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，《未公开》 | 未找到对应内容。 | 对比文件未提及任何将栅极或器件耦合到电源以“禁用”该器件的导线或连接。对比文件中的导线（如供給ネット18, 20）是用于为有源器件提供电源（VDD, VSS）连接，而非用于禁用器件。目标专利中通过导线将虚设栅极结扎（tie-off）到电源以使其失效，这是其解决边缘扩散带来潜在问题的关键手段。对比文件完全没有涉及该技术手段。因此，该技术特征未被对比文件公开。 |
| **F**：其中所述供电源在所述单元的一侧上，《未公开》 | [2] “供給ネット２０，１８は、…それぞれの駆動レール１４，１６（Ｖ ，ＶＳＳ）との間の供給接続である。供給ネットは、セルの境界又は端部３９に沿って設定されうる。” 翻译：供电网络20，18是…与各自的驱动轨14，16（VDD， VSS）之间的供电连接。供电网络可以沿着单元的边界或端部39设置。 | 对比文件提到供电网络可以沿着单元的边界或端部设置，但并未明确指出供电源（VDD/VSS）仅位于单元的一侧。图1显示供电轨道（14，16）位于单元行的上下两侧，为整个行供电。这并不等同于目标专利权利要求中限定的“供电源在所述单元的一侧上”，该限定与目标专利中“一指单元”的特定架构（如图2）相关，其中电源轨只从一侧接入单元。对比文件未公开这种特定布局。因此，该技术特征未被对比文件公开。 |
| **G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上，《未公开》 | 未找到对应内容。 | 由于对比文件未公开“虚设器件”以及用于禁用的“第一导线”（特征E），因此更不可能公开虚设器件被布置在“仅一个边缘上”的特定布局方式。该特征是目标专利中“不对称”单元架构（如图2）的具体体现。因此，该技术特征未被对比文件公开。 |
| **H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。《未公开》 | 未找到对应内容。 | 该特征与特征G是相关联的，描述了在不对称单元架构中，一个边缘的虚设器件被结扎，而相对边缘的虚设器件未被结扎的状态。由于对比文件未公开虚设器件、用于禁用的导线以及供电源在一侧的布局，因此该特征也未被公开。 |
| **I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。《未公开》 | 未找到对应内容。 | 对比文件未公开任何导线与栅极及两者之间扩散区域部分同时接触的具体结构。这是目标专利中实现栅极结扎（gate tie-off）的一种具体物理连接方式（参见图2中的214）。因此，该技术特征未被对比文件公开。 |
| **J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极《直接公开》 | [2] 图1显示了在扩散区域24和26之上存在多个栅极结构34。说明书描述了逻辑单元可以包含多个晶体管以实现复杂功能。 | 对比文件的图1清晰地示出，在N型（24）和P型（26）扩散区域之上，存在多个平行排列的栅极（34）。这些栅极用于形成多个晶体管（例如，多个NMOS和PMOS管），从而构成如NAND、NOR等逻辑门。因此，本领域技术人员能够毫无疑义地从对比文件中得出，每个扩散区域之上可以存在多个导电栅极。该技术特征被对比文件直接公开。 |
| **K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。《未公开》 | 未找到对应内容。 | 对比文件的说明书和附图中均未提及或示出“输出接头”（output tab）这一结构。目标专利中的输出接头（如图2中的204）是用于内部晶体管连接和信号引出的特定布线结构。对比文件关注于扩散区域的共享和应力优化，并未涉及单元内部的具体布线细节，如输出接头。因此，该技术特征未被对比文件公开。 |
| **L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。《未公开》 | 未找到对应内容。 | 对比文件未公开“虚设栅极”，更没有公开“经切割的虚设栅极对”这一概念。目标专利中“经切割的虚设栅极”是指通过切割掩模（如212）将一条跨越P型和N型扩散的虚设多晶硅线分割成分别与P型和N型扩散相关联的两部分（参见说明书[0024]段）。这是实现将虚设栅极的PMOS和NMOS部分分别结扎到不同电源的关键结构。对比文件完全没有涉及。因此，该技术特征未被对比文件公开。 |
| **M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。《未公开》 | 未找到对应内容。 | 该特征是基于特征L的进一步限定。由于对比文件未公开“经切割的虚设栅极”，因此自然也未公开其形成P型或N型虚设器件的一部分。因此，该技术特征未被对比文件公开。 |
| **N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。《未公开》 | 未找到对应内容。 | 对比文件未公开任何用于将“虚设器件”耦合到接地的导线以禁用该器件。如特征E所述，对比文件中的导线是用于供电，而非用于禁用器件。目标专利中通过将虚设栅极的NMOS部分结扎到地、PMOS部分结扎到电源来完全禁用该虚设器件（参见说明书[0024]段）。对比文件没有教导或暗示这种技术手段。因此，该技术特征未被对比文件公开。 |
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