对比文件名称：2011-03-31_US2011073953A_发明申请_US20110073953A1 SEMICONDUCTOR INTEGRATED CIRCUIT
目标专利名称：232共享扩散标准单元架构CN104769718B
本次调用的模型名称：DeepSeek
根据目标专利说明书的描述，其核心在于一种“共享扩散标准单元架构”，通过使扩散区域（N型和P型）延伸超出单元边界，并在单元相对边缘布置虚设栅极（形成潜在的有效器件），然后通过导线将至少一个虚设器件耦合到电源（供电）以禁用该器件，从而在改善单元边缘器件性能的同时避免电流泄漏。权利要求特别限定了一种“一指单元”架构，即供电源仅在单元一侧，因此只有一侧边缘的虚设器件被结扎（耦合到电源），另一侧边缘的虚设器件则不被该单元的电源耦合，而是依赖于相邻单元的结扎来禁用。
对比文件US20110073953A1公开了一种用于减少晶体管间尺寸变化的标准单元布局，特别涉及锁存器或主从触发器单元。其使用线性延伸的栅极线贯穿PMOS和NMOS区域，并包含虚设栅极线。
以下是根据目标专利权利要求划分的技术特征与对比文件的比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域《隐含公开》 | [0032] “Similar to the PMOS transistors P101, P102, . . . , P108, the NMOS transistors N101, N102, . . . , N108 are formed on the substrate along the X-axis direction such that the gate length direction of each of the NMOS transistors is parallel to the X-axis direction. Further, the NMOS transistors N101, N102, . . . , N108 are opposed to the PMOS transistors P101, P102, . . . , P108, respectively, in a Y-axis direction perpendicular to the X-axis direction. Here, each of the NMOS transistors N101, N102, . . . , N104 shares an N type diffusion region with its adjacent NMOS transistor.” | 对比文件明确公开了NMOS晶体管共享N型扩散区域（N type diffusion region）。虽然未明确文字记载N型扩散区域“延伸到单元外”，但从图1所示的标准单元布局以及为了实现相邻晶体管共享扩散区域的设计惯例来看，本领域技术人员能够合理推断，用于形成一系列NMOS晶体管的N型扩散区域必然在单元内连续延伸，并且为了在标准单元库中实现单元间的无缝拼接，该扩散区域通常会设计为延伸到单元边界处甚至超出。这种推断符合半导体制造中标准单元设计的常规实践。因此，该特征被对比文件隐含公开。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域《隐含公开》 | [0031] “The PMOS transistors P101, P102, . . . , P108 are formed on the substrate along an X-axis direction such that the gate length direction of each of the PMOS transistors is parallel to the X-axis direction. Here, each of the PMOS transistors P101, P102, . . . , P104 shares a P type diffusion region with its adjacent PMOS transistor.” | 对比文件明确公开了PMOS晶体管共享P型扩散区域（P type diffusion region）。与技术特征A同理，为了实现PMOS晶体管的共享和单元间的拼接，P型扩散区域必然在单元内连续延伸并可能延伸至单元边界外。本领域技术人员根据对比文件公开的共享扩散区域以及标准单元设计常识，能够合理推断出该特征。因此，该特征被对比文件隐含公开。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件《直接公开》 | [0033] “The gate lines G101, G102, . . . , G108 correspond to the PMOS transistors P101, P102, . . . , P108 and the NMOS transistors N101, N102, . . . , N108, respectively. The gate lines G101, G102, . . . , G108 are arranged parallel to each other and extend linearly along the Y-axis direction such that each of the gate lines G101, G102, . . . , G108 passes through the gate areas of the PMOS transistors and the NMOS transistors which correspond to each of the gate lines G101, G102, . . . , G108. Specifically, each of the gate lines G101, G102, . . . , G108 includes: a PMOS gate electrode portion which extends along the Y-axis direction in the gate area of the PMOS transistor so as to function as a gate electrode of the PMOS transistors P101, P102, . . . , P108; an NMOS gate electrode portion which extends along the Y-axis direction in the gate area of the NMOS transistor so as to function as a gate electrode of the NMOS transistors N101, N102, . . . , N108...” | 对比文件直接公开了栅极线（gate lines）G101-G108，它们线性延伸并穿过PMOS和NMOS晶体管的栅极区域，分别作为PMOS和NMOS晶体管的栅电极（gate electrode）。栅电极即导电栅极。这些栅极位于P型和N型扩散区域之上，并与扩散区域交叠以形成有效的PMOS和NMOS晶体管（半导体器件）。本领域技术人员能够毫无疑义地确定，这些导电栅极创建了半导体器件。因此，该特征被对比文件直接公开。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处《隐含公开》 | [0034] “The dummy gate lines GD1, GD2, . . . , GD4 are arranged parallel to, and extend linearly along, the Y-axis direction, together with the gate lines G101, G102, . . . , G108.” 及图1。 | 对比文件公开了与有效栅极线（G101-G108）平行排列的虚设栅极线（dummy gate lines）GD1、GD2、GD3、GD4。从图1可以明确看出，GD1和GD4分别布置在单元布局的左右两侧（即相对的边缘处）。由于这些虚设栅极线同样沿Y轴方向线性延伸，它们必然会穿过图1中所示的P型和N型扩散区域（位于单元上下部分）。虽然对比文件未明确说明这些虚设栅极线与扩散区域交叠会形成“虚设器件”，但本领域技术人员知晓，在标准单元设计中，在扩散区域上方的任何栅极结构（无论是否电连接）在物理上都会形成潜在的晶体管（即虚设器件），其作用是保证光刻工艺的均匀性。因此，可以合理推断出在单元相对边缘存在一对（至少两个）布置在N型和P型扩散区域之上的虚设栅极，其物理结构构成了虚设器件对。因此，该特征被对比文件隐含公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，《未公开》 | 未发现相关描述。 | 目标专利的核心发明点之一是通过导线将虚设器件主动耦合到电源（例如VDD或VSS）来固定其电位，从而“禁用”该虚设器件，防止其形成不希望的导电通道。对比文件虽然公开了虚设栅极线（GD1-GD4），但全文未提及将这些虚设栅极线或由其形成的器件电连接到电源或地线以进行“结扎（tie-off）”或“禁用”。对比文件中的虚设栅极线被描述为“not electrically connected to any one of the PMOS transistors...and the NMOS transistors...”（[0034]段），即它们是电隔离/浮空的。这种电隔离状态与目标专利中主动连接到电源以禁用的技术手段在作用和目的上均不相同。目标专利的“禁用”是主动的电位固定，而对比文件中虚设栅极的浮空状态并非为了实现“禁用”功能。因此，该特征既未被直接公开，也未被隐含公开。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上，《直接公开》 | 图1及[0026] “The power supply line LP and the ground line LG transmit a power supply voltage VDD and a ground voltage VSS, respectively.” | 从对比文件图1可以明确看出，电源线（VDD）LP和地线（VSS）LG均位于单元的上侧。这表明供电源（VDD）和接地源（VSS）都位于单元的同一侧（上侧）。这直接公开了“供电源在单元的一侧上”。虽然目标专利强调“一指单元”中电源在一侧，而对比文件图1中电源和地线都在上侧，但这并不影响“供电源在单元一侧”这一技术特征的认定。因此，该特征被对比文件直接公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上，《未公开》 | 未发现相关描述。 | 该特征依赖于技术特征E的存在，即存在被导线耦合到电源的虚设器件。由于对比文件未公开将虚设器件耦合到电源的导线（特征E），因此也就不存在“被耦合的虚设器件布置在仅一个边缘上”这一限定。对比文件中的虚设栅极线（如GD1和GD4）分别位于两个边缘，且均未被耦合。因此，该特征未被公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。《未公开》 | 未发现相关描述。 | 该特征同样依赖于技术特征E，描述了一种“不对称”结扎架构：一侧边缘的虚设器件被结扎，另一侧的不被本单元结扎。对比文件未公开任何将虚设器件结扎到电源的结构，因此也不存在一侧结扎、另一侧不结扎的区分。所有虚设栅极在对比文件中都是同等处理的（电隔离）。因此，该特征未被公开。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。《未公开》 | 未发现相关描述。 | 该特征描述了导线与虚设栅极及特定扩散区域部分接触的具体连接结构。对比文件完全没有涉及任何将导线连接到虚设栅极的内容，更没有描述导线同时接触虚设栅极和扩散区域。因此，该特征既未被直接公开，也未被隐含公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极《直接公开》 | 图1及[0033] | 从对比文件图1可以清楚地看到，在P型扩散区域（上部）和N型扩散区域（下部）之上，分别布置有多个栅极线（G101-G108），这些栅极线即导电栅极。例如，P型扩散区域上有多条栅极线穿过，N型扩散区域上同样有多条栅极线穿过。这直接公开了在每个扩散区域之上存在多个导电栅极。因此，该特征被对比文件直接公开。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。《未公开》 | 未发现相关描述。 | 目标专利中的“输出接头”（如图2中的204）是一个特定的金属连接结构，用于输出信号。对比文件图1中虽然存在输出线L103以及内部连接线，但并未公开一个位于多个导电栅极之间的、被专门称为“输出接头（tab）”的结构。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。《未公开》 | 未发现相关描述。 | 目标专利中的“经切割的虚设栅极对”是指一个连续的虚设栅极被多晶线切割掩模（如212）分割成分别对应于P型扩散区域和N型扩散区域的两部分（参见说明书[0022]段）。对比文件中的虚设栅极线（如GD1）是连续贯穿整个单元高度的线条，并未被描述或显示为被切割成上下两部分。虽然虚设栅极线会穿过P型和N型扩散区域，但对比文件并未将其描述为“经切割的”且分别“相关联”的两部分。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。《未公开》 | 未发现相关描述。 | 该特征是对特征L的进一步限定。由于对比文件未公开“经切割的虚设栅极对”（特征L），因此自然也谈不上每个部分形成P型或N型虚设器件的一部分。因此，该特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。《未公开》 | 未发现相关描述。 | 该特征与技术特征E类似，区别在于耦合到接地（GND）而非电源（VDD）。如前所述，对比文件完全没有公开将虚设器件（或虚设栅极）耦合到电源或接地以进行禁用的任何导线或结构。因此，该特征未被公开。 |
**结论**：
根据对比文件US20110073953A1的公开内容，技术特征C、F、J被直接公开；技术特征A、B、D被隐含公开；技术特征E、G、H、I、K、L、M、N未被公开。
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