**对比文件名称**：2015-09-16_EP2917939A_发明公开_EP2917939A1 SHARED-DIFFUSION STANDARD CELL ARCHITECTURE
**目标专利名称**：232共享扩散标准单元架构CN104769718B
**模型名称**：DeepSeek-R1
根据对目标专利说明书和对比文件的详细分析，现创建特征比对表格如下：
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **特征A**：《直接公开》 | [0010]段：`an N-type diffusion area extending across the cell and also outside of the cell`<br>图2：清晰显示了扩散区域202延伸超出单元边界210。 | 对比文件[0010]段明确公开了“跨单元延伸且延伸到单元外的N型扩散区域”。结合图2可见下扩散区域202（对应N型）确实延伸超出单元边界210。该特征在对比文件中的作用与目标专利相同，都是为了实现共享扩散以改善边缘器件性能。因此，该技术特征被对比文件直接公开。 |
| **特征B**：《直接公开》 | [0010]段：`a P-type diffusion area extending across the cell and also outside of the cell`<br>图2：清晰显示了扩散区域202延伸超出单元边界210。 | 对比文件[0010]段明确公开了“跨单元延伸且延伸到单元外的P型扩散区域”。结合图2可见上扩散区域202（对应P型）确实延伸超出单元边界210。该特征在对比文件中的作用与目标专利相同，都是为了实现共享扩散以改善边缘器件性能。因此，该技术特征被对比文件直接公开。 |
| **特征C**：《直接公开》 | [0010]段：`a polyline above each diffusion area to create a semiconductive device.` <br>图2：显示了在多晶线栅极206（即导电栅极）与扩散区域202交叉处形成有效器件。 | 对比文件[0010]段公开了“在每个扩散区域之上的多晶线，以创建半导体器件”。其中“polyline”即多晶硅线，是导电栅极的一种具体形式，用于形成晶体管。该特征在对比文件中的作用与目标专利相同，都是用于创建构成标准单元功能核心的有效半导体器件。因此，该技术特征被对比文件直接公开。 |
| **特征D**：《直接公开》 | [0010]段：`a pair of dummy polylines, each dummy polyline disposed above the N-type diffusion area and the P-type diffusion area to create a pair of dummy devices. The pair of dummy polylines are disposed at opposite edges of the cell.` <br>图2：显示了位于单元左右边缘的虚设栅极208和218。 | 对比文件[0010]段明确公开了“虚设多晶线对，每条虚设多晶线布置在N型和P型扩散区域之上以创建虚设器件对，该对虚设多晶线布置在单元的相对的边缘处”。该特征在对比文件中的作用与目标专利相同，都是在单元两侧边缘设置虚设栅极以形成潜在的有效器件（后通过结扎禁用）。因此，该技术特征被对比文件直接公开。 |
| **特征E**：《直接公开》 | [0010]段：`a conductive line configured to couple one of the dummy devices to power, disabling the dummy device.` <br>[0020]段：`dummy gates 208 on that side can be tied off (e.g., turned off/deactivated) with gate tie offs (conductive lines) 214.` | 对比文件[0010]段和[0020]段明确公开了“导线被配置成将其中一个虚设器件耦合到电源，以禁用该虚设器件”。图2中的导线214（gate tie offs）正是用于将虚设栅极208耦合到电源(PWR)和地(GND)以将其禁用。该特征在对比文件中的作用与目标专利相同，都是通过结扎（tie-off）使边缘的潜在有效器件失效，防止其对电路造成影响。因此，该技术特征被直接公开。 |
| **特征F**：《直接公开》 | [0021]段：`in a one finger cell architecture, such as the cell 200, the gate tie offs 214 are placed on one edge of the cell because the power supply is only available on one side of the cell.` | 对比文件[0021]段明确说明了“在一指单元架构中（例如单元200），栅极结扎214被放置在单元的一个边缘上，因为电源仅在单元的一侧可用”。这直接公开了“供电源在所述单元的一侧上”这一特征。该特征在对比文件中的作用与目标专利相同，都是解释为何只在单元一侧设置结扎导线。因此，该技术特征被直接公开。 |
| **特征G**：《直接公开》 | 图2：结合[0021]段描述，显示了仅在单元左边缘的虚设栅极208上连接了导线214（gate tie offs）。 | 对比文件图2结合[0021]段文字描述，清晰显示了一指单元（asymmetrical cell）中，仅有一个边缘（左边缘）的虚设栅极（208）通过导线（214）耦合到了电源/地。这直接公开了“耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上”。该特征在对比文件中的作用与目标专利相同，都是体现单元的不对称结扎结构。因此，该技术特征被直接公开。 |
| **特征H**：《直接公开》 | 图2：显示单元右边缘的虚设栅极218没有导线连接。<br>[0022]段：`the un-tied off dummy gate 218 on the right edge may be turned off by abutting the cell 200 with a tied off dummy gate 416 of another cell 400.` | 对比文件图2清晰显示，在单元200的右边缘（与有结扎的左边缘相对）存在虚设栅极218，且其未直接连接本单元的结扎导线。结合[0022]段描述，该虚设栅极需要通过邻接其他单元的结扎栅极来被禁用，这隐含了它本身不直接耦合到本单元一侧的供电源。该特征在对比文件中的作用与目标专利相同，都是描述不对称单元中另一侧虚设器件的状态。因此，本领域技术人员能够毫无疑义地确定该特征已被公开。 |
| **特征I**：《直接公开》 | [0018]段：`The gate tie offs 214 are in contact with both the tied off dummy gate 208 and the portion of the diffusion areas 202 defined between the polyline gate 206 and the tied off dummy gate 208.` | 对比文件[0018]段明确公开了“栅极结扎214与经结扎的虚设栅极208以及限定在多晶线栅极206与经结扎的虚设栅极208之间的那部分扩散区域202两者接触”。这与目标专利特征I的描述完全一致。该接触结构在对比文件中的作用与目标专利相同，都是实现有效的电连接以固定虚设栅极电位。因此，该技术特征被直接公开。 |
| **特征J**：《未被公开》 | 对比文件全文及附图（图2、图3）均未公开在每个扩散区域之上存在“多个”导电栅极。图2和图3所示的单元中，每个扩散区域之上仅示出了一个导电栅极（多晶线栅极206/306）。 | 目标专利特征J限定了“在每个扩散区域之上的多个导电栅极”，这意味着每个扩散区域（P型和N型）上不止一个有效栅极。对比文件描述和图示的单元（如一指单元200和两指单元300）中，每个扩散区域上仅有一个多晶线栅极（206/306）用于形成有效器件，并未公开存在多个有效导电栅极的结构。因此，该技术特征未被对比文件公开。 |
| **特征K**：《未被公开》 | 图2和图3中确实标有“output tab 204/304”，但该输出接头204/304的位置位于扩散区域之上，而非如目标专利特征K所限定的“布置在所述多个导电栅极之间”。 | 目标专利特征K依赖于特征J的“多个导电栅极”，限定输出接头布置在它们之间。由于对比文件未公开“多个导电栅极”（特征J），因此也就不存在“布置在多个导电栅极之间的输出接头”这一具体结构关系。虽然对比文件有输出接头，但其位置关系与权利要求限定的不同。因此，该技术特征未被对比文件公开。 |
| **特征L**：《直接公开》 | [0018]段：`The dummy gate 208 is coupled to both the power supply (PWR) and ground (GND) because the polyline cut masks 212 separate the cell (including the dummy gate 208), into PMOS and NMOS regions.`<br>[0020]段：`the PMOS and NMOS portions of the tied off dummy gate 208 (i.e., cut dummy polylines) are turned off...` | 对比文件明确描述了通过多晶线切割掩模（polyline cut masks 212）将单元（包括虚设栅极）分离成PMOS和NMOS区域（即与P型和N型扩散相关联的部分）。[0020]段更明确指出经结扎的虚设栅极208的“PMOS和NMOS部分（即，经切割的虚设多晶线）”。这直接公开了每个虚设栅极包含经切割的、分别与P型和N型扩散区域相关联的两部分。因此，该技术特征被直接公开。 |
| **特征M**：《直接公开》 | 由特征L的公开内容可必然推导出：经切割后与P型扩散区域相关联的部分形成P型虚设器件，与N型扩散区域相关联的部分形成N型虚设器件。 | 对比文件[0018]段描述了虚设栅极208与上（P型）扩散区域交叉形成第一虚设器件，与下（N型）扩散区域交叉形成第二虚设器件。结合[0020]段关于虚设栅极被切割成PMOS和NMOS部分的描述，本领域技术人员能够直接且毫无疑义地得出：每个经切割的虚设栅极部分（即PMOS或NMOS部分）与对应的扩散区域交叉，从而形成了P型虚设器件或N型虚设器件的一部分。因此，该技术特征被直接公开。 |
| **特征N**：《直接公开》 | [0020]段：`the dummy gate 208 is coupled to the power supply (PWR) with one tie off 214 and is coupled to ground (GND) with another tie off 214. ... the PMOS and NMOS portions of the tied off dummy gate 208 (i.e., cut dummy polylines) are turned off by tying one of the gate tie offs 214 to ground (GND) and the other one of the gate tie offs 214 to the power supply (PWR).` | 对比文件[0020]段明确公开了虚设栅极208通过一条结扎线214耦合到电源(PWR)，并通过另一条结扎线214耦合到地(GND)，以分别截止其PMOS和NMOS部分。其中耦合到地(GND)的导线即对应于目标专利特征N中的“至少一个第二导线”。该特征在对比文件中的作用与目标专利相同，都是通过连接到不同的电位（电源和地）来确保虚设器件的两部分均被可靠禁用。因此，该技术特征被直接公开。 |
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