**对比文件名称**：2006-12-21_JP2006344258A_发明专利_JP2006344258A Magnetic random access memory
**目标专利名称**：257混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存CN106463167B
**本次调用模型名称**：GPT-4
根据目标专利说明书和权利要求书，其核心在于提供一种混合高速缓存架构，该架构仅使用MRAM位单元，但通过在同一均匀的位单元阵列中，不均匀地配置差分感测放大器和单端感测放大器，来实现兼具高速（差分感测区）和高密度（单端感测区）的缓存功能。
对比文件JP2006344258A公开了一种MRAM，其核心发明点在于使用与存储单元结构相同的MTJ（磁隧道结）元件作为电流偏置单元（即负载），以抑制制造偏差对读取特性的影响。该文件详细描述了两种感测方案：第一种是使用两个存储互补数据的MTJ单元进行差分感测（第一实施例，对应图1）；第二种是使用一个存储数据的MTJ单元和一个参考单元（包含“0”和“1”状态的MTJ单元对）进行单端感测（第二实施例，对应图6）。然而，这两种方案在对比文件中是作为不同的实施例或电路配置来描述的，并未公开将它们组合在同一个“混合高速缓存架构”中，以实现“快区”和“慢区”的划分。
以下是根据目标专利权利要求的技术特征划分，与对比文件进行的比对分析：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用（翻译为中文） | 公开性论述 |
| **特征A**：包括：混合高速缓存架构，其具有：磁阻随机存取存储器位单元阵列，其具有第一多个磁阻随机存取存储器位单元和耦合至所述第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元。 | [2] “複数のメモリセルＭＣ０−０，ＭＣ１−０，ＭＣ０−１，ＭＣ１−１がマトリクス状に配置され、メモリセルアレイＭＣＡが形成されている。”（多个存储单元MC0-0， MC1-0， MC0-1， MC1-1以矩阵状配置，形成了存储单元阵列MCA。） | 对比文件公开了由多个MRAM位单元（包含MTJ和MOS晶体管）组成的阵列（MCA）。然而，目标专利的“混合高速缓存架构”特指将均匀的MRAM阵列划分为不同感测区域（快/慢）的特定架构。对比文件虽然公开了MRAM阵列，但并未将其描述或配置为一种兼具差分高速区和单端高密度区的“混合高速缓存架构”。该阵列在对比文件中的作用是提供基本的存储功能，而非实现混合缓存性能。因此，该技术特征未被直接或隐含公开。 |
| **特征B**：以及多个感测放大器， | [2] “ビット線ＢＬ，／ＢＬには、センスアンプＳ／Ａが接続されている。”（在比特线BL， /BL上连接有感应放大器S/A。） | 对比文件公开了感应放大器（S/A）的存在。在第二实施例图6中，也存在感应放大器。因此，“多个感测放大器”这一宽泛的特征已被公开。其在对比文件中的作用与在目标专利中相同，即用于放大读取信号。 |
| **特征C**：其具有差分感测放大器和单端感测放大器， | 1. **差分感测**：[2] “この例では、１ビットのデータを２つのセル、つまり、２つのＭＯＳトランジスタ＋２つのＭＴＪ素子に相補値を持たせて記憶する。 読み出しは、２つのセルに電流負荷から電流を流し、差電流を増幅し、２つのセルのどちらの読み出し電流が大きいかでデータを判断する。”（在此例中，将1比特数据以互补值存储在两个单元，即两个MOS晶体管+两个MTJ元件中。读取时，从电流负载向两个单元流过电流，放大差电流，根据两个单元中哪个读取电流大来判断数据。）<br>2. **单端感测**：[2] “第２の実施形態は、レファレンスセルを用いる例である。”（第二实施例是使用参考单元的例子。）并结合图6，其中感应放大器S/A将存储单元MC1的电流与参考单元RC1产生的参考电流进行比较。 | 对比文件分别公开了两种感测方式：<br>1. **差分感测**：明确描述了使用两个存储互补数据的单元，通过比较它们的电流（差电流）来读取数据。这必然需要连接到一个能够比较两个输入信号的差分感测放大器。<br>2. **单端感测**：在第二实施例中，明确公开了使用参考单元（RC0， RC1）来生成参考电位/电流，感应放大器（S/A）将单个存储单元（如MC1）的信号与该参考信号进行比较。这是一种典型的单端感测方案。<br>因此，对比文件公开了“差分感测放大器”和“单端感测放大器”所分别对应的电路结构和功能。但是，对比文件并未公开在同一存储器阵列或架构中同时包含这两种类型的感测放大器。 |
| **特征D**：其中所述磁阻随机存取存储器位单元阵列是均匀的， | [2] “メモリセルＭＣ１−０，ＭＣ１−１と電流バイアス用セルＢＣ１とが同一の半導体基板１１上に形成されている。”（存储单元MC1-0， MC1-1和电流偏置用单元BC1形成在同一半导体基板11上。）以及[2] “ＭＴＪ素子ＢＭＴＪ１，ＭＴＪ１−０，ＭＴＪ１−１は、形状及び構造がほぼ同じであることが望ましい。”（MTJ元件BMTJ1， MTJ1-0， MTJ1-1的形状和结构优选大致相同。） | 对比文件指出，存储单元和用作电流负载的偏置单元形成在同一基板上，且它们的MTJ元件优选具有大致相同的形状和结构。本领域技术人员可以合理推断，为了制造方便和性能一致，整个存储阵列中的位单元（至少是存储单元部分）很可能是采用相同或类似的设计和工艺制造的，即阵列是“均匀的”。虽然对比文件没有明确使用“均匀”一词，但根据其描述的制造方法和优选实施例，可以隐含得出其位单元阵列是均匀的结论。该均匀性在对比文件中的作用是保证制造偏差的一致性，而在目标专利中，均匀性是实现混合感测架构的基础条件之一。 |
| **特征E**：其中所述多个感测放大器的配置是不均匀的， | 未找到相关描述。 | 目标专利中“感测放大器配置不均匀”的核心含义在于：在均匀的位单元阵列上，部分位单元（至少两个）被配置给一个差分感测放大器，而另一部分位单元（至少一个）被配置给一个单端感测放大器，从而形成不同的感测区域（快/慢）。这是本发明的关键创新点。对比文件虽然分别公开了差分和单端感测，但其各个实施例中的感测放大器配置是单一的（要么全部是差分感测配置，如图1；要么是单端感测配置，如图6），并未在同一阵列中混合使用两种配置，因此不存在“不均匀的配置”。该特征未被公开。 |
| **特征F**：其中所述第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至所述单端感测放大器， | [2] 第二实施例图6及描述：“メモリセルＭＣ１は、ＭＴＪ素子ＭＴＪ１とＭＯＳトランジスタＴｒ１とを有する。 ＭＴＪ素子ＭＴＪ１の一端はビット線ＢＬ１に接続され...センスアンプＳ／Ａに対して...”（存储单元MC1具有MTJ元件MTJ1和MOS晶体管Tr1。 MTJ元件MTJ1的一端连接到比特线BL1...对于感应放大器S/A...） | 在对比文件的第二实施例（单端感测实施例）中，明确示出并描述了单个存储单元（MC1， 包含MTJ1）通过其比特线（BL1）连接到感应放大器（S/A）。虽然目标专利中的“第一多个”特指被单端感测的位单元组，但“至少一个磁阻随机存取存储器位单元耦合至单端感测放大器”这一基本连接关系在对比文件的该实施例中被隐含公开。其作用与目标专利相同，即进行单端感测读取。 |
| **特征G**：以及其中所述第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器。 | [2] “１ビットのデータを２つのセル、つまり、２つのＭＯＳトランジスタ＋２つのＭＴＪ素子に相補値を持たせて記憶する。 読み出しは、２つのセルに電流負荷から電流を流し、差電流を増幅し...”（将1比特数据以互补值存储在两个单元，即两个MOS晶体管+两个MTJ元件中。读取时，从电流负载向两个单元流过电流，放大差电流...）结合图1，单元MC1-0和MC0-0分别通过比特线BL和/BL连接到感应放大器S/A的两端。 | 对比文件在第一实施例中明确公开了将两个存储单元（例如MC1-0和MC0-0）用于存储1比特的互补数据，并且它们的读取电流被进行比较（即进行差分感测）。为了比较这两个单元的电流，它们必须被耦合到一个差分感测放大器的两个输入端。因此，“至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器”这一技术特征被对比文件直接公开。其作用与目标专利中相同，用于实现高速的差分读取。 |
| **特征H**：其特征在于，所述磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列。 | [2] “スピン注入書き込み方法は、ＭＴＪ素子の膜面垂直方向に直接書き込み電流を流すものであり...”（自旋注入写入方法，是使写入电流直接在MTJ元件的膜面垂直方向流动的方法...） | 对比文件在说明写入方法时，明确提及了“自旋注入写入方法”（スピン注入書き込み方法）。自旋注入写入是实现自旋力矩转移磁阻随机存取存储器（STT-MRAM）的关键技术。本领域技术人员知晓，采用自旋注入写入方法的MRAM阵列即为STT-MRAM阵列。因此，对比文件隐含公开了其MRAM位单元阵列可以是自旋力矩转移（STT）MRAM阵列。 |
| **特征I**：其特征在于，所述磁阻随机存取存储器位单元阵列是翻转磁阻随机存取存储器阵列。 | [2] “トグル書き込み方法は...”（翻转（Toggle）写入方法是...） | 对比文件在说明写入方法时，也明确提及了“翻转（Toggle）写入方法”。翻转写入是特定类型MRAM（Toggle MRAM）的写入方式。因此，对比文件隐含公开了其MRAM位单元阵列可以是翻转（Toggle）MRAM阵列。 |
| **特征J**：其特征在于，所述单端感测放大器进一步耦合至参考单元。 | [2] 第二实施例图6及描述：“レファレンス電位を生成するために、“１”を書き込んだセルと“０”を書き込んだセルとの２つのセルをペアとしたレファレンスセルＲＣ０，ＲＣ１が用意されている。”（为了生成参考电位，准备了将写入“1”的单元和写入“0”的单元两个单元配成对的参考单元RC0， RC1。）并且参考单元RC1与存储单元MC1共享比特线BL0并连接到同一感应放大器S/A。 | 在对比文件的第二实施例（单端感测）中，明确公开了使用参考单元（RC0， RC1）来生成参考电位。在读取操作时，存储单元（如MC1）的电流路径和参考单元（如RC1）的电流路径最终在感应放大器（S/A）处进行比较。这意味着单端感测放大器（S/A）耦合到了参考单元。该特征被直接公开，其作用与目标专利相同，为单端感测提供参考基准。 |
| **特征K**：其特征在于，所述磁阻随机存取存储器位单元阵列中具有耦合至所述单端感测放大器的第一多个磁阻随机存取存储器位单元的部分慢于所述磁阻随机存取存储器位单元阵列中具有耦合至所述差分感测放大器的第二多个磁阻随机存取存储器位单元的部分。 | 未找到相关描述。 | 目标专利说明书中指出，单端感测部分慢于差分感测部分（[0011]， [0012]段）。这是混合架构实现性能分级的直接结果和目的。对比文件虽然分别描述了差分感测和单端感测，但从未对这两种感测方案的速度进行任何比较或暗示。对比文件关注的是利用相同结构的MTJ作为负载来抑制制造偏差，而非创建具有不同速度区域的混合缓存。因此，该关于相对速度的特征未被公开。 |
| **特征L**：其中所述混合高速缓存架构被集成到至少一个半导体管芯中。 | [2] “メモリセルＭＣ１−０，ＭＣ１−１と電流バイアス用セルＢＣ１とが同一の半導体基板１１上に形成されている。”（存储单元MC1-0， MC1-1和电流偏置用单元BC1形成在同一半导体基板11上。） | 对比文件明确记载其存储单元和偏置单元形成在同一半导体基板（11）上。本领域技术人员可以毫无疑义地理解，整个MRAM电路（包括存储阵列、感测放大器、偏置电路等）通常被集成制造在一个或多个半导体管芯上。因此，“集成到至少一个半导体管芯中”这一特征被对比文件隐含公开。 |
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