**对比文件名称**：2013-05-28_US8451642B_发明授权_US08451642B2 Hybrid MRAM array structure and operation
**目标专利名称**：混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存CN106463167B
**本次调用的模型名称**：DeepSeek
### **特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：混合高速缓存架构，其具有：磁阻随机存取存储器位单元阵列，其具有第一多个磁阻随机存取存储器位单元和耦合至所述第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元** <br>**《直接公开》** | 说明书第[0014]段：`“an access transistor 16 is used to control the reading of multiple MRAM cells 38, arranged in column segments 39, one from each array layer 34, which are stacked substantially above one another...”` 以及附图1-3所示的MRAM单元阵列。 | 对比文件公开了一种混合MRAM阵列结构，其包含由多个垂直堆叠的阵列层（34）组成的MRAM位单元阵列，每个阵列层中包含多个排列成行和列的MRAM单元（38），并且这些单元被组织成列段（39）。这些MRAM单元构成“第一多个”和“第二多个”MRAM位单元，它们通过共享的感测线（33）、感测线互连（32）和访问晶体管（16）等结构相互耦合。因此，本领域技术人员能够毫无疑义地得出对比文件公开了具有MRAM位单元阵列的架构，该阵列包含多个耦合的MRAM位单元。 |
| **B：以及多个感测放大器** <br>**《直接公开》** | 说明书第[0030]段：`“The sense amplifier 50 senses the resistance of the selected cell 38 connected to one input of the sense amp 50 using the other input of the sense amp 50 as a reference...”` 以及图3中示出的感测放大器（50）。 | 对比文件明确公开了感测放大器（50），用于感测所选MRAM单元（38）的电阻状态。该感测放大器是读取电路的必要组成部分。由于对比文件的阵列包含多个列段和访问晶体管，它们最终会连接到感测放大器以进行读取操作，本领域技术人员可以理解存在多个感测放大器或至少一个感测放大器服务于多个阵列部分。因此，特征“多个感测放大器”被直接公开。 |
| **C：其具有差分感测放大器和单端感测放大器** <br>**《未公开》** | 对比文件全文未提及“差分感测放大器(differential sense amplifier)”或“单端感测放大器(single-ended sense amplifier)”。说明书第[0030]段仅描述了一种通用的感测放大器（50）。 | 目标专利的核心创新点之一是在同一均匀MRAM阵列中混合使用差分和单端两种感测方案。对比文件仅公开了通用的“感测放大器（50）”，其一个输入连接被选单元，另一个输入作为参考（见[0030]段）。这种设置更接近单端感测的原理（一个信号与一个参考比较），但对比文件并未明确将其定义为“单端感测放大器”，更没有同时公开另一种“差分感测放大器”。本领域技术人员阅读对比文件后，无法毫无疑义地得出或合理推断出该架构中同时存在两种特定类型的感测放大器（差分和单端）。因此，该特征既未被直接公开，也未被隐含公开。 |
| **D：其中所述磁阻随机存取存储器位单元阵列是均匀的** <br>**《隐含公开》** | 说明书第[0014]段：`“The memory cells are fabricated in array layers 34, where each array layer 34 includes a plurality of rows and a plurality of columns of cells.”` 以及附图1-2所示的规则阵列结构。 | 对比文件公开的MRAM阵列由多个平面层（34）垂直堆叠而成，每个平面层内，MRAM单元（38）在行和列方向上规则排列，形成矩阵。虽然对比文件为了高密度而采用了独特的1T-nMTJ架构（一个访问晶体管控制一个垂直列段），但其单元本身（每个MTJ加选择晶体管的基本结构）在阵列中是重复且规则排列的。本领域技术人员可以合理推断，为了实现这种规则堆叠和制造，其基础的MRAM位单元阵列在物理结构上是均匀的（即单元类型和基本结构一致）。因此，该特征被隐含公开。 |
| **E：其中所述多个感测放大器的配置是不均匀的** <br>**《未公开》** | 对比文件全文未描述感测放大器配置的“均匀”或“不均匀”。图3显示感测放大器（50）以相同方式连接。 | 目标专利的“不均匀配置”特指：一些感测放大器以单端模式连接（接一个位单元），另一些以差分模式连接（接两个位单元）。对比文件仅展示了一种连接感测放大器的方式（通过访问晶体管和列段选择）。虽然不同列段可能共享或连接不同的感测放大器，但对比文件没有给出任何关于这些感测放大器在连接方式、类型或功能上存在差异的教导或暗示。本领域技术人员无法从对比文件中推断出其感测放大器的配置存在目标专利所定义的那种“不均匀性”。因此，该特征未被公开。 |
| **F：其中所述第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至所述单端感测放大器** <br>**《未公开》** | 未公开，依赖于特征C中未公开的“单端感测放大器”。 | 由于对比文件未公开“单端感测放大器”（特征C），因此也就不存在“至少一个MRAM位单元耦合至单端感测放大器”的技术方案。该特征未被公开。 |
| **G：以及其中所述第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器** <br>**《未公开》** | 未公开，依赖于特征C中未公开的“差分感测放大器”。 | 由于对比文件未公开“差分感测放大器”（特征C），因此也就不存在“至少两个MRAM位单元耦合至差分感测放大器”的技术方案。该特征未被公开。 |
| **H：其特征在于，所述磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列。** <br>**《未公开》** | 对比文件全文未提及“自旋力矩转移(Spin Transfer Torque, STT)”技术。说明书第[0004]段描述了典型的MTJ结构及其通过磁场写入的原理。 | 对比文件描述的是传统的磁场写入式MRAM（通过字线和位线电流产生的磁场来翻转自由层）。目标专利明确指出了其MRAM阵列可以是“自旋力矩转移(STT)”型，这是一种通过自旋极化电流直接翻转磁化方向的写入技术，与传统磁场写入原理不同。对比文件没有涉及STT-MRAM的任何内容。因此，该特定类型的MRAM阵列未被公开。 |
| **I：其特征在于，所述磁阻随机存取存储器位单元阵列是翻转磁阻随机存取存储器阵列。** <br>**《未公开》** | 对比文件全文未提及“翻转磁阻随机存取存储器(Toggle MRAM)”。 | “翻转(Toggle) MRAM”是另一种特定的MRAM技术，其写入机制涉及特定序列的磁场脉冲。对比文件描述的MRAM单元是基本的MTJ结构（钉扎层/隧道势垒层/自由层），并未限定为Toggle MRAM。因此，该特定类型的MRAM阵列未被公开。 |
| **J：其特征在于，所述单端感测放大器进一步耦合至参考单元。** <br>**《隐含公开》** | 说明书第[0030]段：`“The sense amplifier 50 senses the resistance of the selected cell 38 connected to one input of the sense amp 50 using the other input of the sense amp 50 as a reference...”` | 对比文件明确描述了感测放大器（50）的一个输入连接被选单元，另一个输入作为参考(`as a reference`)。在存储器读取电路中，为单端感测放大器提供参考是标准做法，该参考可以来自一个专用的参考单元，也可以是一个固定的参考电压/电流。虽然对比文件未明确说明参考源是“单元”，但本领域技术人员根据公知常识可以合理推断，为了实现稳定的读取，需要提供一个参考信号，该参考信号通常由参考单元产生。因此，“单端感测放大器耦合至参考单元”这一特征被隐含公开。 |
| **K：其特征在于，所述磁阻随机存取存储器位单元阵列中具有耦合至所述单端感测放大器的第一多个磁阻随机存取存储器位单元的部分慢于所述磁阻随机存取存储器位单元阵列中具有耦合至所述差分感测放大器的第二多个磁阻随机存取存储器位单元的部分。** <br>**《未公开》** | 对比文件全文未比较不同感测方案的速度差异，也未将阵列划分为快慢不同的部分。 | 目标专利明确将混合感测方案与性能差异（快/慢高速缓存区）相关联，这是其发明目的之一（见[0007]-[0008]段）。对比文件仅描述了一种通用的感测架构，其关注点在于通过1T-nMTJ结构提高密度和信噪比，并未教导或暗示其阵列中某部分因感测方式不同而比另一部分更快或更慢。因此，该关于性能比较的特征未被公开。 |
| **L：其中所述混合高速缓存架构被集成到至少一个半导体管芯中。** <br>**《隐含公开》** | 说明书第[0032]-[0037]段及图4描述了包含所述MRAM设备（100）的处理系统（900），该系统可集成于计算机、通信设备等多种电子设备中。 | 对比文件详细描述了其MRAM阵列结构的制造细节（如基板10、晶体管层12、阵列层34等，见[0016]-[0026]段），并指出该存储器设备（100）可用于处理器系统（900）中。本领域技术人员清楚，此类半导体存储器结构及其所集成的电子系统，通常都是制造并集成在半导体管芯（Semiconductor Die）之上的。这是半导体制造领域的公知常识。因此，可以合理推断该混合架构被集成到至少一个半导体管芯中。 |
<<<A>>><<<B>>><<<d>>><<<j>>><<<l>>>