返回项目页面
对比文件列表
1987-04-07_US4656649A_发明授权_US4656649A Clock frequency divider circuit_+++A_B_C_D_E_F_H_I_M_g+++.docx
2026-03-24 23:19
1991-05-14_US5015875A_发明授权_US5015875A Toggle-free scan flip-flop_+++A_B_C_F_d_e+++.docx
2026-03-24 23:19
1998-02-17_US5719878A_发明授权_US5719878A Scannable storage cell and method of operation_+++A_B_C_F_G_H_I_d_e_m+++.docx
2026-03-24 23:19
2002-06-28_JP2002185309A_发明专利_JP2002185309A Data holding circuit, semiconductor device and method for designing the same_+++C_b+++.docx
2026-03-24 23:19
2005-06-23_JP2005167184A_发明专利_JP2005167184A Semiconductor integrated circuit device_+++C_I_J_b_f_g_h_k_m+++.docx
2026-03-24 23:19
2005-11-03_US2005242862A_发明申请_US20050242862A1 MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop_+++A_F_I_b_c_d_e+++.docx
2026-03-24 23:19
2006-10-17_US7123068B_发明授权_US07123068B1 Flip-flop circuit having low power data retention_+++A_C_D_E_G_b_f_h_i_m+++.docx
2026-03-24 23:19
2006-11-21_US7138842B_发明授权_US07138842B2 Flip-flop circuit having low power data retention_+++A_C_D_E_i+++.docx
2026-03-24 23:19
2006-12-07_US2006273837A_发明申请_US20060273837A1 Pulse latch circuit and semiconductor integrated circuit_+++A_I_c_e+++.docx
2026-03-24 23:19
2007-01-04_US2007001729A_发明申请_US20070001729A1 Digital storage element architecture comprising dual scan clocks and preset functionality_+++A_B_C_D_E_F_G_H_M_i+++.docx
2026-03-24 23:19
2008-09-11_US2008218233A_发明申请_US20080218233A1 Master-slave type flip-flop circuit and latch circuit_+++A_C_G+++.docx
2026-03-24 23:19
2008-09-11_US2008218234A_发明申请_US20080218234A1 LOW POWER FLIP-FLOP CIRCUIT_+++A_B_C_D_E+++.docx
2026-03-24 23:19
2009-03-05_US2009058484A_发明申请_US20090058484A1 Slave latch controlled retention flop with lower leakage and higher performance_+++C_b_d_f+++.docx
2026-03-24 23:19
2009-09-01_US7583121B_发明授权_US07583121B2 Flip-flop having logic state retention during a power down mode and method therefor_+++A_C_D_E+++.docx
2026-03-24 23:19
2010-08-03_US7768331B_发明授权_US07768331B1 State-retentive master-slave flip flop to reduce standby leakage current_+++A_B_C_H_d_e_f_g_i+++.docx
2026-03-24 23:19
2011-12-08_US2011298517A_发明申请_US20110298517A1 Master-slave flip-flop circuit_+++B_C_D_E_F_G_H_M_a_i+++.docx
2026-03-24 23:19
2012-12-27_JP2012257209A_发明专利_JP2012257209A Semiconductor device_+++C_I_a_b+++.docx
2026-03-24 23:19
1998-02-17_US5719878A_发明授权_US5719878A Scannable storage cell and method of operation_+++A_B_C_F_G_H_I_d_e_m+++.docx

**对比文件名称**:1998-02-17_US5719878A_发明授权_US5719878A Scannable storage cell and method of operation

**目标专利名称**:307具有降低的保留电压的触发器CN105122646B

**模型名称**:DeepSeek

### 特征比对表格

技术特征描述及公开性判断结果对比文件原文引用公开性论述
**技术特征A**:包括:响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门《直接公开》[2] 说明书第[0031]段:“...控制器26包括第一NOR门64...第一NOR门接收系统时钟信号40和扫描使能(SE)信号38。第一NOR门64提供系统数据传输使能信号34...”对比文件公开了NOR门64,其接收时钟信号40和控制信号(扫描使能信号38),并输出系统数据传输使能信号34。该信号是时钟信号40在扫描使能信号38控制下的反相版本(NOR逻辑功能)。其作用是在扫描模式下控制数据传输门的开启,与目标专利中第一逻辑门(如或非门133)响应于时钟和控制信号以生成用于门控的反相信号的作用(控制传输门状态)是相同的。因此,本领域技术人员能毫无疑义地得出该技术特征。
**技术特征B**:具有由第一传送门门控的数据输入的触发器的主控级,所述主控级进一步包括用于驱动主控级输出的第二逻辑门《直接公开》[2] 说明书第[0031]段:“...主锁存器部分42...包括反相器68和反相器门70...在另一种形式中,反相器门70可以是NOR门70,其还包括清除输入...”;第[0029]段:“...第一传输门51...其输出可操作地耦合到主锁存器部分42的输入...”对比文件明确公开了存储单元50包括主锁存器部分(即主控级)42。其数据输入由第一传输门(T-gate 56,即第一传送门)51门控。主锁存器部分42包括NOR门70(即第二逻辑门),其驱动主锁存器的输出(例如,到T-gate 74)。这与目标专利中主控级(如101)具有由传输门121门控的输入,并包括用于驱动输出的逻辑门(如或非门122)的结构和作用相同。因此被直接公开。
**技术特征C**:具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级《直接公开》[2] 说明书第[0031]段:“...从锁存器部分48...通过传输门(T-gate)74...将主锁存器部分42的内容耦合到从锁存器部分48...”对比文件明确公开了从锁存器部分(即从动级)48,其通过传输门(T-gate)74(即第二传送门)耦合到主锁存器部分42的输出。T-gate 74由时钟信号40控制,用于在主从触发器结构中传递数据。这与目标专利中从动级(如102)通过传输门127耦合到主控级的输入的结构和作用相同。因此被直接公开。
**技术特征D**:其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开,《隐含公开》[2] 说明书第[0031]段:“...第一传输门51...当系统数据传输使能信号34为逻辑高时,第一传输门51将其输入传导至其输出。”;第[0031]段:“第一NOR门64...提供系统数据传输使能信号34...”在对比文件中,第一传输门56(对应于第一传送门)由系统数据传输使能信号34控制,该信号是时钟信号40和扫描使能信号38通过NOR门64产生的。当扫描使能信号38为逻辑低(即“解除断言”,选择系统模式)且时钟信号40为逻辑低时,根据NOR逻辑,信号34为逻辑高,从而打开传输门56。虽然信号名称和具体应用场景(扫描测试 vs. 保留模式)不同,但“响应于某个控制信号被解除断言而打开门”这一控制逻辑是相同的。本领域技术人员可以从对比文件公开的控制逻辑中合理推断出,通过调整控制信号的极性或定义,可以实现第一传送门响应于反相经延迟时钟信号被解除断言而打开。因此,该技术特征被隐含公开。
**技术特征E**:并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭,《隐含公开》[2] 说明书第[0031]段:“...第二传输门60...扫描数据传输使能信号36被直接提供给T-gate 60的P沟道晶体管...”;第[0031]段:“NAND门66接收反相的系统时钟信号40和扫描使能信号38。NAND门66因此提供扫描数据传输使能信号36...”在对比文件中,第二传输门60(对应于第二传送门,即从动级的耦合门T-gate 74?此处需澄清:目标专利的“第二传送门”指从动级的传输门127,而对比文件中从动级的耦合门是T-gate 74。但对比文件用于控制从动级T-gate 74的是时钟信号40及其反相,而非由第一逻辑门生成的反相经延迟时钟信号。然而,对比文件公开了另一个由NAND门66和T-gate 60(用于扫描数据输入)构成的路径,其控制信号36在扫描使能解除断言时为低,从而关闭该门。虽然该门不是目标专利中定义的“第二传送门”,但它展示了“响应于某个控制信号被解除断言而关闭门”这一控制逻辑。本领域技术人员可以理解,触发器中的传输门可以根据需要被配置为响应于特定控制信号(或其反相、延迟版本)的断言或解除断言而打开或关闭。因此,结合对比文件公开的通用控制逻辑,可以合理推断出第二传送门(T-gate 74)可以被配置为响应于反相经延迟时钟信号被解除断言而关闭。因此,该技术特征被隐含公开。
**技术特征F**:以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式,《直接公开》[2] 说明书第[0031]段:“...在另一种形式中反相器门70可以是NOR门70,其还包括清除输入,其中清除信号断言为逻辑高值将主锁存器部分42的内容驱动到逻辑0。该清除信号将向存储单元50的主锁存器部分42提供异步复位。”对比文件明确公开了主锁存器中的NOR门70(即第二逻辑门)响应于清除信号(即一种控制信号)的断言(逻辑高),将主锁存器内容重置为逻辑0,从而控制触发器进入重置模式。这完全对应于目标专利中第二逻辑门(如或非门122)响应于控制信号(重置信号)的断言来控制触发器模式(重置模式)的技术特征。因此被直接公开。
**技术特征G**:所述触发器的模式选自包括设置模式和重置模式的集合。《直接公开》[2] 说明书第[0029]段:“设置信号也可以输入到多路复用器53,但此功能是可选的,且未在图3中示出。”;第[0031]段:“...清除信号将向存储单元50的主锁存器部分42提供异步复位。”对比文件明确公开了清除信号提供“异步复位”(即重置模式)。同时,说明书也提到“设置信号”可以作为可选特征输入。因此,对比文件公开的触发器模式集合包括了重置模式和(可选的)设置模式。这与目标专利权利要求中限定的模式集合相同。因此被直接公开。
**技术特征H**:其特征在于,所述控制信号包括重置信号,并且其中所述第二逻辑门包括或非门。《直接公开》[2] 说明书第[0031]段:“...清除信号...提供异步复位...”;“...NOR门70...”对比文件明确公开了控制信号包括清除信号(即重置信号),并且主锁存器中的第二逻辑门可以是NOR门(或非门)70。这与技术特征H的描述完全一致。因此被直接公开。
**技术特征I**:其特征在于,所述控制信号被配置成提供到多个触发器电路。《直接公开》[2] 说明书第[0048]段:“...方法200包括...路由扫描使能树到每个触发器...路由复位使能树到每个触发器...”对比文件在描述扫描测试架构和方法时,明确公开了扫描使能信号和复位使能信号通过“树”状结构(scan enable tree, reset enable tree)路由到集成电路中的每个(或许多)触发器。这明确教导了控制信号(如扫描使能、复位使能)被配置成提供到多个触发器电路。因此被直接公开。
**技术特征J**:其特征在于,所述从动级包括反相器,并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。《未公开》无对应内容。对比文件的从锁存器部分48(从动级)包括反相器80、82(见图3,图5),但其输入节点(图5中反相器82的输入)是通过T-gate 74耦合到主锁存器,并未描述该节点被耦合到“两个串联耦合的上拉晶体管”。目标专利的此特征(见图1,反相器128的输入耦合到pMOS晶体管131、132)是针对降低保留电压的特定晶体管堆栈设计,对比文件未涉及。因此,既不能直接得出,也无法从现有内容合理推断。
**技术特征K**:其特征在于,所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管,并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。《未公开》无对应内容。对比文件完全没有提及从动级中反相器输入节点的具体晶体管连接拓扑(串联耦合的上拉/下拉晶体管),更没有涉及这些晶体管之间的宽度比例关系。目标专利的此特征是为了优化保持器强度、降低保留电压的特定设计。对比文件未公开任何相关内容。
**技术特征L**:其特征在于,所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。《未公开》无对应内容。对比文件完全没有提及任何晶体管的宽度与制造规则之间的关系。此特征属于目标专利为实现特定性能(降低功耗)而采用的非常具体的物理设计规则。对比文件未公开。
**技术特征M**:其特征在于,所述控制信号包括设置信号,并且其中所述逻辑门包括与非门。《隐含公开》[2] 说明书第[0029]段:“设置信号也可以输入到多路复用器53...”;第[0031]段:“...NAND门66...”对比文件提到设置信号是可选的输入(尽管未在图3示出),并且电路中确实存在NAND门66。虽然图3中的NAND门66是控制器26的一部分,用于生成扫描数据使能,而非直接由设置信号控制的主控级逻辑门,但对比文件已经公开了“设置信号”这一控制信号类型和“与非门”这一逻辑门类型存在于同一电路中。本领域技术人员基于对比文件公开的设置信号输入和与非门元件,有可能通过电路设计的常规选择(例如,将设置信号连接到主控级的一个与非门的一个输入端,以实现设置功能)来推理出该技术方案。根据宽松的隐含公开判断标准,该特征被隐含公开。

<<<A>>><<<B>>><<<C>>><<<F>>><<<G>>><<<H>>><<<I>>><<<d>>><<<e>>><<<m>>>

权利要求与技术特征
Powered by Django

网站备案号:渝ICP备2023012882号


重庆市非显而易见网络科技有限责任公司 A Anti NPE NPE