对比文件名称：2011-12-08_US2011298517A_发明申请_US20110298517A1 Master-slave flip-flop circuit
目标专利名称：307具有降低的保留电压的触发器CN105122646B
模型名称：深度求索 DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门<br>**判断结果：《隐含公开》** | 说明书[0059]段：“Clock generation circuitry 10 comprises inverters I1C, I2C for successively inverting the clock signal CK to generate a negative clock signal cn and positive clock signal c having opposite signal values.” 以及 图11-13所示实施例中，复位/置位控制信号（R, SN）被引入电路，其逻辑状态会影响触发器的工作模式。 | 对比文件公开了时钟生成电路（10），其包括反相器（I1C, I2C），用于对时钟信号CK连续反相以生成反相的时钟信号cn（即负时钟信号）和经延迟的时钟信号c（即正时钟信号）。cn可以视为时钟信号CK的“反相经延迟版本”。虽然对比文件的时钟生成电路10本身未明确描述接收一个类似目标专利中“控制信号104”的通用控制信号来“门控”时钟，但在其具有复位/置位功能的实施例（图11-13）中，复位信号R或置位信号SN作为控制信号，其断言会强制改变触发器内部状态，从而影响整个电路（包括时钟路径控制的传输门）的操作模式。本领域技术人员可以理解，在这种触发器中，控制信号（如复位、置位）的功能实现必然与时钟路径协同工作，以在特定模式下控制数据流。因此，可以合理推断出对比文件隐含了“响应于时钟信号和控制信号以形成反相经延迟时钟信号”的技术构思，尽管其具体电路实现方式（如使用或非门133）与对比文件不同。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门<br>**判断结果：《直接公开》** | 说明书[0062], [0064]段：“The master stage 4 comprises a transmission gate TG1C and a pair of inverters T1C, I1D each having their output coupled to the other inverter's input so as to form a master latch.” 以及 图11：“the inverter I1D is replaced with a NOR gate NO1D.” | 对比文件明确公开了主控级（4），其包括传输门（TG1C，相当于第一传送门），该传输门用于门控数据输入（来自节点dn的数据）。主控级还包括由反相器T1C和I1D（在普通模式）或由T1C和或非门NO1D（在复位模式，见图11）形成的锁存器，其中I1D或NO1D的输出驱动主控级输出节点（m, pm）。因此，对比文件直接公开了该技术特征。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级<br>**判断结果：《直接公开》** | 说明书[0065]段：“The master-slave isolation circuitry comprises a transmission gate TG2C which is responsive to the clock signals c, cn...” | 对比文件明确公开了从动级（6），其通过主从隔离电路（master-slave isolation circuitry）耦合到主控级，而该隔离电路包含一个传输门（TG2C，相当于第二传送门）。传输门TG2C将主控节点m耦合到从动节点s。因此，该技术特征被直接公开。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开，<br>**判断结果：《直接公开》** | 说明书[0064]段：“During the normal mode, the transmission gate TG1C is controlled by the clock signals cn, c to be conductive during the first clock phase (CK=0) and non-conductive during the second clock phase (CK=1).” 结合 [0059]段对cn信号的定义。 | 对比文件公开，在正常模式，传输门TG1C（第一传送门）由时钟信号cn和c控制。cn是时钟CK的反相版本（经反相器I1C生成）。当CK=0（第一时钟相位）时，cn=1，c=0，此时TG1C导通（打开）。因此，TG1C的打开响应于反相时钟信号cn被断言（asserted，即cn=1）。目标专利中“被解除断言”（deasserted）可能描述的是其特定逻辑下的控制方式，但就“响应于反相信号的状态而打开”这一功能本质而言，对比文件已直接公开。本领域技术人员能毫无疑义地理解，cn=1即代表该反相信号处于有效/断言状态，并导致TG1C打开。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭，<br>**判断结果：《直接公开》** | 说明书[0065]段：“The master-slave isolation circuitry comprises a transmission gate TG2C which is responsive to the clock signals c, cn to be non-conductive during the first clock phase (CK=0) and conductive during the second clock phase (CK=1).” | 对比文件公开，传输门TG2C（第二传送门）由时钟信号c和cn控制。当CK=0（第一时钟相位）时，c=0，cn=1，此时TG2C非导通（关闭）。因此，TG2C的关闭响应于反相时钟信号cn被断言（cn=1）。同理，这与目标专利描述的功能本质一致，即第二传送门的开闭状态由反相经延迟时钟信号（cn）的状态决定。因此被直接公开。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式，<br>**判断结果：《直接公开》** | 说明书[0091]段（对应图11）：“In the master stage 4, ... the NOR gate NO1D enables the reset control signal R to force a low state into the master latch 4 during a reset operation.” | 在对比文件的复位实施例（图11）中，主控级中的第二逻辑门是或非门NO1D（替换了I1D）。该或非门响应于复位控制信号R（即控制信号）的断言（R=1），强制主锁存器输出低电平，从而控制触发器进入复位模式。这直接公开了第二逻辑门响应于控制信号断言来控制触发器模式的特征。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合。<br>**判断结果：《直接公开》** | 说明书[0091], [0096], [0097]段及图11-16。例如[0091]：“FIG. 11 shows an embodiment of the flip-flop incorporating an asynchronous reset mechanism.” [0096]：“FIG. 12 shows an embodiment of the flip-flop incorporating an asynchronous set mechanism.” [0097]：“FIG. 13 shows an embodiment of the flip-flop incorporating both set and reset functions.” | 对比文件明确公开了多种实施例，其中包括具有异步复位（重置）模式的触发器（图11, 14）、具有异步置位（设置）模式的触发器（图12, 15）、以及同时具有置位和复位功能的触发器（图13, 16）。因此，触发器的模式选自包含设置模式和重置模式的集合，这一特征被直接公开。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。<br>**判断结果：《直接公开》** | 说明书[0091]段及图11：“A reset control signal R is provided... the inverter I1D is replaced with a NOR gate NO1D.” | 在对比文件图11所示的复位实施例中，明确公开了控制信号包括重置信号（R），并且主控级中的第二逻辑门是或非门（NO1D）。这与技术特征H的描述完全一致，因此被直接公开。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路。<br>**判断结果：《隐含公开》** | 说明书未明确描述此特征。但根据本领域公知常识，复位、置位等全局控制信号通常被布线到芯片上需要同步复位/置位的多个触发器电路。 | 对比文件虽然未明确记载“控制信号被配置成提供到多个触发器电路”，但其描述的重置信号R、置位信号SN显然是作为触发器的一个输入信号。在集成电路设计中，此类用于控制工作模式（如复位、置位）的信号通常是全局或局部共享的，被分配到多个触发器以实现统一控制。本领域技术人员基于对比文件公开的具有复位/置位功能的触发器，结合公知常识，能够合理推断出该控制信号可以被配置成提供到多个触发器电路。因此，该特征被隐含公开。 |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。<br>**判断结果：《未直接或隐含公开》** | 对比文件说明书[0065]段描述了从动级6包括反相器I3D，其输入耦合到节点ns。但未描述节点ns耦合到“两个串联耦合的上拉晶体管”。图3-6，11-16所示的从动级锁存器由反相器I2D和T2C组成，并非目标专利图2中从动级102所示的特定结构（反相器128的输入耦合到两个串联的pMOS晶体管131,132）。 | 目标专利的该特征特指其从动级的一种具体电路结构，即从动级输出反相器（如128）的输入直接连接到两个串联的pMOS上拉晶体管（如131,132）。对比文件公开的从动级结构不同，其锁存器由交叉耦合的反相器构成，反相器I3D的输入节点ns是锁存器的一部分，并未被描述或显示为连接到两个串联的上拉晶体管。本领域技术人员无法从对比文件公开的内容中直接或通过合理推断得出此特定结构。因此，该特征未被公开。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。<br>**判断结果：《未直接或隐含公开》** | 对比文件未公开任何关于从动级中晶体管宽度比例关系的描述。 | 该特征涉及晶体管尺寸的特定优化设计，即两个串联上拉晶体管的宽度大于两个串联下拉晶体管的宽度，旨在降低保留电压。对比文件完全没有提及从动级中晶体管的尺寸关系，更未公开这种具体的宽度比例设计。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。<br>**判断结果：《未直接或隐含公开》** | 对比文件未公开任何关于晶体管宽度等于最小制造规则的具体描述。 | 该特征是关于晶体管尺寸的另一个非常具体的设计选择，旨在进一步优化面积和性能。对比文件完全没有涉及晶体管尺寸与制造规则之间的关系。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。<br>**判断结果：《直接公开》** | 说明书[0096]段及图12：“A set control signal SN is provided... the inverter I1D is replaced with a NAND gate NA1D.” | 在对比文件图12所示的置位实施例中，明确公开了控制信号包括设置信号（SN），并且主控级中的第二逻辑门是与非门（NA1D）。这与技术特征M的描述完全一致，因此被直接公开。 |
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