本次调用的模型名称：GPT-4
对比文件名称：2006-12-07_US2006273837A_发明申请_US20060273837A1 Pulse latch circuit and semiconductor integrated circuit
目标专利名称：具有降低的保留电压的触发器CN105122646B
## 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门 <br> **《直接公开》** | [0057] 所述控制电路13包括或非门504和反相器505。或非门504产生逆变器502的输出信号和逆变器503的输出信号之间的或非逻辑。通过或非门504，生成时钟信号ck1b，该信号随后由随后的逆变器505进行逻辑反相并作为时钟信号ck1输出。 | 对比文件公开了控制电路13包含一个或非门504。该或非门504的一个输入是来自反相器502的时钟信号ck0（其源自脉冲时钟信号PCLK），另一个输入是来自反相器503的控制信号（扫描使能信号SE的反相信号）。或非门504的输出ck1b是时钟信号ck0（即PCLK的延迟反相信号）和控制信号SE的逻辑组合结果，可以视为时钟信号的一个“经选择性地门控的反相版本”。该信号再经过反相器505延迟和反相，输出ck1。这与目标专利特征A中“响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门”的技术方案实质相同。在目标专利中，第一逻辑门（如或非门133）用于生成时钟信号的经门控的反相延迟版本以控制传输门；在对比文件中，或非门504生成时钟信号ck1b以控制锁存器11的传输门，作用均为基于控制信号对时钟路径进行门控。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门 <br> **未被公开** | [0059] 锁存电路10由p沟道MOS晶体管508、n沟道MOS晶体管509、反相器510、512和时钟控制反相器511构成。并联连接的p沟道MOS晶体管508和n沟道MOS晶体管509形成传输门。反相器510和三态缓冲器511以环路连接形成存储部分。三态缓冲器511与时钟信号ck0、ck0b同步操作。反相器512用于从存储部分输出数据，输出数据Q通过该反相器512输出。 | 对比文件公开了锁存电路10，其具有由传输门（晶体管508、509）门控的数据输入，并包含由反相器510、512等构成的存储和输出驱动部分。然而，目标专利权利要求中的“主控级”特指其“进一步包括用于驱动主控级输出的第二逻辑门”，并且根据说明书[0030]段，该第二逻辑门（如图1中的或非门122）用于响应控制信号（如重置信号）来控制触发器的模式（设置或重置）。对比文件中的锁存电路10是一个简单的电平敏感锁存器，其输出驱动部分仅为反相器，不具备响应独立控制信号（如设置、重置）以控制触发器操作模式的逻辑门功能。因此，对比文件未公开具有所述特定功能的“第二逻辑门”的主控级。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级 <br> **《隐含公开》** | [0060] 锁存电路11包括n沟道MOS晶体管513、p沟道MOS晶体管514、反相器515、517和时钟控制反相器516。并联连接的n沟道MOS晶体管513和p沟道MOS晶体管514形成传输门。反相器515和三态缓冲器516以环路连接形成存储部分。三态缓冲器516与时钟信号ck1、ck1b同步操作。反相器517用于从存储部分输出数据，扫描输出数据SO通过该反相器517输出。 | 对比文件公开了锁存电路11，其通过传输门（晶体管513、514）接收来自前级电路（锁存电路10的输出Q）的数据。在图1、2的配置中，锁存电路10和11串联，锁存电路11可以被视为一个从动存储级，其输入通过传输门耦合到前级（主控级，即锁存电路10）的输出。虽然对比文件中锁存电路11主要用于扫描移位测试，在正常操作模式（SE为低）下被禁用，但其物理连接结构确实构成了“从动级由第二传送门耦合到主控级的输入”。本领域技术人员通过阅读对比文件，能够理解这种主从锁存串联的结构是触发器/脉冲锁存器的常见构成方式。因此，可以合理推断出该技术特征。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开 <br> **未被公开** | [0059] 锁存电路10由p沟道MOS晶体管508、n沟道MOS晶体管509、反相器510、512和时钟控制反相器511构成。并联连接的p沟道MOS晶体管508和n沟道MOS晶体管509形成传输门。三态缓冲器511与时钟信号ck0、ck0b同步操作。 | 技术特征D涉及“第一传送门”对“反相经延迟时钟信号”的响应逻辑。根据目标专利说明书[0034]段及图1，第一传送门（121）由时钟信号PCLK的经延迟版本（来自反相器109）及其反相版本（来自或非门133）控制。特征D具体限定了第一传送门在“反相经延迟时钟信号被解除断言”时打开。在对比文件中，对应于“第一传送门”的可能是锁存电路10的传输门（508,509），但它由时钟信号ck0和ck0b控制，这两个信号直接来自对PCLK的反相（501和502），并非来自特征A所述的第一逻辑门（或非门504）产生的“反相经延迟时钟信号”（ck1b或ck1）。因此，对比文件未公开第一传送门响应于所述特定信号（ck1b/ck1）被解除断言而打开的控制逻辑。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭 <br> **《隐含公开》** | [0060] 锁存电路11包括n沟道MOS晶体管513、p沟道MOS晶体管514...三态缓冲器516与时钟信号ck1、ck1b同步操作。<br>[0057] 通过或非门504，生成时钟信号ck1b...作为时钟信号ck1输出。<br>[0063] 当扫描使能信号SE为L时...时钟信号ck1b、ck1不变化。因此，在此期间锁存器11处于非操作状态。 | 技术特征E涉及“第二传送门”对“反相经延迟时钟信号”的响应逻辑。在对比文件中，锁存电路11的传输门（513,514）由时钟信号ck1和ck1b控制，而ck1b正是由特征A所述的第一逻辑门（或非门504）产生的“反相经延迟时钟信号”。根据说明书[0063]段，当控制信号SE为低（被解除断言）时，ck1b被固定为高电平，ck1被固定为低电平，这将导致锁存电路11的传输门关闭（因为传输门需要互补信号导通）。这对应于“第二传送门响应于反相经延迟时钟信号被解除断言而被关闭”的情形。虽然目标专利中“解除断言”可能针对的是控制信号本身对时钟路径的门控结果，而对比文件中是控制信号SE直接导致ck1b被固定为高（即“断言”状态），但本领域技术人员可以理解，其效果都是使第二传输门在特定控制条件下关闭。在宽松的隐含公开判断标准下，可以认为该特征被隐含公开。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式 <br> **未被公开** | 无相应内容 | 如特征B所述，对比文件的锁存电路10中没有公开目标专利中所述的“第二逻辑门”（如或非门122或与非门304），该逻辑门用于直接响应控制信号（重置或设置）的断言来将主控级输出强制为特定值，从而控制触发器进入设置或重置模式。对比文件中的控制信号SE用于选择数据路径（正常数据或扫描数据）和控制从动级（锁存电路11）的时钟，而非用于直接对主控级存储的数据进行设置或重置操作。因此，该特征未被公开。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合 <br> **未被公开** | 无相应内容 | 对比文件公开的脉冲锁存电路具有正常操作模式和扫描测试模式，并未提及或公开如目标专利所述的用于强制输出特定逻辑值的“设置模式”或“重置模式”。因此，该特征未被公开。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门 <br> **未被公开** | 无相应内容 | 该特征是对特征F和G的进一步限定，明确了控制信号为重置信号，第二逻辑门为或非门。如前述，对比文件既未公开用于模式控制的重置信号，也未公开主控级中具有响应此类信号的或非门。因此，该特征未被公开。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路 <br> **《直接公开》** | [0025] 图25显示了使用上述脉冲锁存电路的扫描链...扫描链通过串联第一脉冲锁存电路270...和第二脉冲锁存电路280...而形成。<br>[0108] 上述脉冲锁存电路1被纳入所述多个功能模块中的所有或部分中。具体而言，多个脉冲锁存器作为寄存器布置在每个功能模块中，并且它们被串联在扫描链中以实现... | 对比文件明确公开了其脉冲锁存电路应用于扫描链中，多个脉冲锁存电路串联工作（见图25及相关描述）。扫描使能信号SE作为控制信号，被共同提供给这些串联的脉冲锁存电路，以统一控制扫描测试模式的开启与关闭。这直接对应于“控制信号被配置成提供到多个触发器电路”的技术特征。因此，本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管 <br> **未被公开** | [0060] 锁存电路11包括n沟道MOS晶体管513、p沟道MOS晶体管514、反相器515、517和时钟控制反相器516。并联连接的n沟道MOS晶体管513和p沟道MOS晶体管514形成传输门。反相器515和三态缓冲器516以环路连接形成存储部分。 | 目标专利特征J、K、L涉及从动级内部反相器输入节点的具体晶体管保持器结构，如图1中的晶体管129-132。对比文件公开的锁存电路11（从动级）包含反相器515，但其输入节点耦合到的是传输门（513,514）的输出以及三态缓冲器516的输入，并未描述或图示该节点被耦合到“两个串联耦合的上拉晶体管”这一特定保持器电路结构。对比文件的存储部分由反相器515和三态缓冲器516形成的环路构成，与目标专利的电路结构不同。因此，该特征未被公开。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度 <br> **未被公开** | 无相应内容 | 如特征J所述，对比文件未公开从动级反相器输入节点具有所述的两个串联上拉和两个串联下拉晶体管组成的保持器结构，更未公开这些晶体管之间的宽度比例关系。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度 <br> **未被公开** | 无相应内容 | 如特征J、K所述，对比文件未公开所述的具体晶体管结构，因此也不可能公开其宽度尺寸的具体限定。该特征未被公开。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门 <br> **未被公开** | 无相应内容 | 该特征是对特征F和G的另一种限定，明确了控制信号为设置信号，第二逻辑门为与非门。如前述，对比文件既未公开用于模式控制的设置信号，也未公开主控级中具有响应此类信号的与非门。因此，该特征未被公开。 |
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