好的，作为一名资深专利代理师，我将对您提供的对比文件（JP2012257209A）与目标专利（CN105122646B）的权利要求进行创造性评估，并严格按照要求进行特征比对。
**对比文件名称：** 2012-12-27_JP2012257209A_发明专利_JP2012257209A Semiconductor device
**目标专利名称：** 307具有降低的保留电压的触发器CN105122646B
**本次调用模型名称：** DeepSeek-R1
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：《隐含公开》** <br>包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门 | [2] “第２のトランスミッションゲート１５８のｎチャネル型トランジスタのゲートには反転したクロック信号（ＣＬＫＢ）が入力され、ｐチャネル型トランジスタのゲートにはクロック信号（ＣＬＫ）が入力されている。” (对应图2(A)描述部分) <br>**翻译：** “第二传输门158的n沟道晶体管的栅极输入有反相的时钟信号(CLKB)，p沟道晶体管的栅极输入有时钟信号(CLK)。” | 对比文件图2(A)公开了一个D触发器电路。其中，第一传输门152、第二传输门158、第一时钟反相器电路154、第二时钟反相器电路156、第三时钟反相器电路162均需要时钟信号CLK及其反相信号CLKB来控制。虽然对比文件没有明确画出生成CLKB的逻辑门，但根据电路常识，生成时钟反相信号需要用到反相器，该反相器必然“响应于时钟信号”。然而，目标专利中的“第一逻辑门”（如附图1中的或非门133）不仅响应于时钟信号，还响应于一个**控制信号（如重置信号RST）**，并生成一个被该控制信号“门控”的反相时钟信号。对比文件的触发器中，时钟路径没有受到类似RST这样的控制信号的门控。因此，对比文件公开了“响应于时钟信号以形成反相时钟信号的逻辑门（反相器）”，但未公开该逻辑门还**响应于一个控制信号（如RST）以对时钟信号进行门控**。不过，本领域技术人员为了控制触发器的操作（例如在特定条件下冻结时钟），有可能将控制信号引入时钟生成路径，这是一种常规的逻辑设计思路。因此，该特征被判断为**隐含公开**。 |
| **技术特征B：《隐含公开》** <br>具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门 | [2] “フリップフロップ回路１１８（１）は、第１のトランスミッションゲート１５２と、第１のクロックドインバータ回路１５４と、第２のクロックドインバータ回路１５６と、第２のトランスミッションゲート１５８と、インバータ回路１６０と、第３のクロックドインバータ回路１６２と、を有する。… 第１のトランスミッションゲート１５２の第２の端子は、第１のクロックドインバータ回路１５４の第１の端子及び第２のクロックドインバータ回路１５６の第２の端子に電気的に接続され、第１のクロックドインバータ回路１５４の第２の端子は、第２のクロックドインバータ回路１５６の第１の端子、第２のトランスミッションゲート１５８の第１の端子及びトランジスタ１６４のソース及びドレインの他方に電気的に接続され…” (对应图2(A)描述部分) <br>**翻译：** “触发器电路118(1)具有第一传输门152、第一时钟反相器电路154、第二时钟反相器电路156、第二传输门158、反相器电路160和第三时钟反相器电路162。… 第一传输门152的第二端子与第一时钟反相器电路154的第一端子及第二时钟反相器电路156的第二端子电连接，第一时钟反相器电路154的第二端子与第二时钟反相器电路156的第一端子、第二传输门158的第一端子及晶体管164的源极和漏极中的另一个电连接…” | 对比文件公开的D触发器包含一个主控级（Master stage）和一个从动级（Slave stage），这是本领域公知的。主控级的核心部分由第一传输门152（对应“第一传送门”）、第一时钟反相器电路154和第二时钟反相器电路156构成。数据输入D通过第一传输门152被门控进入主控级。第二时钟反相器电路156的输出驱动了主控级的输出节点（该节点连接到第二传输门158的输入）。目标专利中的“第二逻辑门”在主控级中用于驱动输出，并响应于控制信号（如RST）以控制触发器模式（见特征F）。对比文件中，主控级的输出节点由第二时钟反相器电路156驱动，该电路是一个时钟控制的反相器，其功能是锁存数据。虽然它本身不是一个简单的逻辑门（如或非门），但其在电路中所起的作用（接收输入、在时钟控制下驱动输出）与目标专利中“用于驱动主控级输出的第二逻辑门”的功能实质相同。考虑到电路功能的等同性，以及本领域技术人员对触发器主从结构的普遍认知，该特征被判断为**隐含公开**。 |
| **技术特征C：《直接公开》** <br>具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级 | [2] “第２のトランスミッションゲート１５８の第２の端子は、インバータ回路１６０の第１の端子と第３のクロックドインバータ回路１６２の第２の端子に電気的に接続され、インバータ回路１６０の第２の端子及び第３のクロックドインバータ回路１６２の第１の端子は、フリップフロップ回路１１８（１）の出力端子に電気的に接続されている。” (对应图2(A)描述部分) <br>**翻译：** “第二传输门158的第二端子与反相器电路160的第一端子及第三时钟反相器电路162的第二端子电连接，反相器电路160的第二端子及第三时钟反相器电路162的第一端子与触发器电路118(1)的输出端子电连接。” | 对比文件明确公开了触发器的从动级（Slave stage），其包括第二传输门158（对应“第二传送门”）、反相器160和第三时钟反相器电路162。第二传输门158的输入（第一端子）直接连接到主控级的输出节点（即第一时钟反相器电路154的输出），这完全对应于“由第二传送门耦合到所述主控级的输入”。该连接关系在对比文件说明书和附图中清晰无误地描述。因此，该特征被**直接公开**。 |
| **技术特征D：《未公开》** <br>其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开， | [2] “第１のトランスミッションゲート１５２のｎチャネル型トランジスタのゲートにはクロック信号（ＣＬＫ）が入力され、ｐチャネル型トランジスタのゲートには反転したクロック信号（ＣＬＫＢ）が入力されている。” (对应图2(A)描述部分) <br>**翻译：** “第一传输门152的n沟道晶体管的栅极输入有时钟信号(CLK)，p沟道晶体管的栅极输入有反相的时钟信号(CLKB)。” | 目标专利中，第一传送门的开关由“反相经延迟时钟信号”的断言状态控制（例如，附图1中传输门121由CLKB_Delayed控制）。而对比文件中，第一传输门152由原始时钟CLK及其反相信号CLKB直接控制。对比文件并未公开“反相经延迟时钟信号”这一概念，其传输门的控制信号是未经延迟的。因此，第一传送门响应于“反相经延迟时钟信号”被解除断言而打开的这一具体控制方式，在对比文件中没有公开，也无法从中直接或隐含地推导出来。 |
| **技术特征E：《未公开》** <br>并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭， | [2] “第２のトランスミッションゲート１５８のｎチャネル型トランジスタのゲートには反転したクロック信号（ＣＬＫＢ）が入力され、ｐチャネル型トランジスタのゲートにはクロック信号（ＣＬＫ）が入力されている。” (对应图2(A)描述部分) <br>**翻译：** “第二传输门158的n沟道晶体管的栅极输入有反相的时钟信号(CLKB)，p沟道晶体管的栅极输入有时钟信号(CLK)。” | 与特征D同理，目标专利中第二传送门（如附图1中的传输门127）由“反相经延迟时钟信号”控制其关闭。对比文件中的第二传输门158由原始时钟CLK及其反相信号CLKB直接控制，并未涉及“延迟”和“经门控”的概念。因此，该具体控制方式在对比文件中没有公开。 |
| **技术特征F：《未公开》** <br>以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式， | 无对应内容。 | 目标专利的核心改进点之一在于，主控级中的“第二逻辑门”（如附图1中的或非门122）响应于控制信号（如RST）的断言，将主控级输出强制拉低，从而控制触发器进入重置模式。对比文件中的触发器（图2(A)）是一个标准的、无异步重置/设置功能的D触发器。其主控级中的第二时钟反相器电路156仅响应于时钟信号CLK/CLKB和其数据输入，用于锁存数据，并不响应于任何外部的、用于改变触发器模式（如重置、设置）的控制信号。对比文件的全文均未提及触发器的重置或设置功能。因此，该特征未被公开。 |
| **技术特征G：《未公开》** <br>所述触发器的模式选自包括设置模式和重置模式的集合。 | 无对应内容。 | 如特征F所述，对比文件中的触发器是一个基本的数据锁存单元，不具备异步设置或重置模式。其操作模式就是正常的数据采样和保持。因此，该特征未被公开。 |
| **技术特征H：《未公开》** <br>其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。 | 无对应内容。 | 特征H是特征F和G的具体化。由于对比文件未公开具有重置功能的触发器，自然也未公开控制信号是重置信号，以及主控级中使用或非门来实现重置功能。因此，该特征未被公开。 |
| **技术特征I：《直接公开》** <br>其特征在于，所述控制信号被配置成提供到多个触发器电路。 | [2] “すべてのフリップフロップ回路１１８にはＥＮ信号制御回路１１０が電気的に接続されており、ＲＥＮ及び反転したＲＥＮ信号（ＲＥＮＢ）が入力されている。” (对应图1描述部分) <br>**翻译：** “所有的触发器电路118都与EN信号控制电路110电连接，并输入有REN及反相的REN信号(RENB)。” | 对比文件明确描述了其EN信号控制电路110生成的控制信号（REN、RENB）被提供到“すべての”（所有的）触发器电路118。这完全对应于“所述控制信号被配置成提供到多个触发器电路”。因此，该特征被**直接公开**。 |
| **技术特征J：《未公开》** <br>其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。 | 无对应内容。 | 对比文件图2(A)中的从动级包括反相器160，但其输入节点连接的是第二传输门158的输出以及第三时钟反相器电路162的输出。该节点与电源之间的通路由第三时钟反相器电路162内部的pMOS管构成。对比文件没有描述从动级反相器输入节点处存在如目标专利附图1中所示的、由两个pMOS晶体管131和132**串联耦合**形成的特定上拉结构。因此，该具体的晶体管连接结构未被公开。 |
| **技术特征K：《未公开》** <br>其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。 | 无对应内容。 | 如特征J所述，对比文件未公开两个串联耦合的上拉晶体管结构，更未公开其与两个串联耦合的下拉晶体管之间的宽度比例关系。目标专利中这一具体尺寸设计是为了优化保留电压，是对比文件中完全不涉及的技术内容。因此，该特征未被公开。 |
| **技术特征L：《未公开》** <br>其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。 | 无对应内容。 | 该特征是特征K的进一步细化，涉及晶体管的绝对尺寸设计规则。对比文件完全未提及此类具体尺寸设计。因此，该特征未被公开。 |
| **技术特征M：《未公开》** <br>其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。 | 无对应内容。 | 特征M是特征F和G的另一种具体化（设置模式）。与特征H同理，由于对比文件未公开具有设置功能的触发器，因此也未公开控制信号是设置信号，以及主控级中使用与非门来实现设置功能。因此，该特征未被公开。 |
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