**对比文件名称**：2005-11-03_US2005242862A_发明申请_US20050242862A1 MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop
**目标专利名称**：具有降低的保留电压的触发器 CN105122646B
**本次调用的模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门。 | 说明书第[0055]段：“Clock delay unit 510 includes a first inverter 511 inverting clock signal CK, a second inverter 512 inverting an output signal of first inverter 512, and a NOR gate 513 performing a NOR operation on an output signal of second inverter 512 and sleep signal SCB.” | 对比文件公开的时钟延迟单元510包含了一个或非门（NOR gate）513。该或非门513接收两个输入：一个是第二反相器512的输出（本质上是经延迟的时钟信号），另一个是睡眠信号SCB（一种控制信号）。根据或非逻辑，其输出是这两个输入信号的“或非”结果。当睡眠信号SCB为低（无效）时，该输出即为时钟信号CK的经延迟反相版本；当SCB为高（有效）时，输出被强制为低。该或非门513正是响应于时钟信号（通过前级反相器链）和控制信号（SCB）以形成反相经延迟时钟信号的第一逻辑门。因此，本领域技术人员能够毫无疑义地得出该技术特征，属于直接公开。 |
| **技术特征B《隐含公开》**<br>具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门。 | 说明书第[0056]-[0060]段描述的第一级（first stage）520。例如：“First stage 520 ... charges or discharges an internal node 527.” 其充电路径包括PMOS晶体管521、525、526，放电路径包括NMOS晶体管522、523和漏电断路晶体管524。 | 对比文件公开的MTCMOS触发器具有明确划分的第一级（first stage）520，其功能是在活动模式下对内部节点527进行充电或放电，这对应于目标专利中“触发器的主控级”。第一级520的数据输入（D）通过由时钟信号CK、输入数据信号D和延迟时钟信号（来自时钟延迟单元510的输出）控制的晶体管堆栈（522, 523, 524和521, 525, 526）来“门控”。这些晶体管堆栈共同作用，实现了类似于“传送门”控制数据输入的功能。此外，第一级520虽然没有一个独立的、标示为“第二逻辑门”的组件来驱动其输出（内部节点527），但其输出是由充电和放电路径上的晶体管共同驱动的。在隐含公开的宽松判断标准下，第一级520及其晶体管网络可以合理推断出实现了“具有由第一传送门门控的数据输入的主控级”以及“用于驱动主控级输出的电路结构”。因此，该技术特征被隐含公开。 |
| **技术特征C《隐含公开》**<br>具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级。 | 说明书第[0061]-[0065]段描述的第二级（second stage）530。例如：“Second stage 530 ... charges or discharges an output node 535 in response to a signal apparent at internal node 527...” | 对比文件公开的MTCMOS触发器具有明确的第二级（second stage）530，其功能是根据第一级520的内部节点527的信号、时钟信号CK等对输出节点535进行充电或放电并锁存输出数据Q，这对应于目标专利中“触发器的从动级”。第二级530的输入（控制放电晶体管533和充电晶体管531）直接响应于来自第一级520的输出信号（internal node 527的信号）。虽然没有使用一个独立的“传输门”元件，但通过受控的晶体管（如531， 533）实现了从主控级输出到从动级输入的信号耦合与控制功能。在隐含公开的宽松判断标准下，第二级530及其与第一级520的连接关系可以合理推断出“具有由第二传送门耦合到所述主控级的输入的从动级”。因此，该技术特征被隐含公开。 |
| **技术特征D《隐含公开》**<br>其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开。 | 说明书第[0055]段描述了NOR门513的功能：“In sleep mode where sleep signal SCB has logic level ‘high’, clock delay unit 510 is inactivated ... and generates an output signal at logic level ‘low’.” 结合第[0059]段，该低电平输出会使漏电断路晶体管524关闭。 | 目标专利中“反相经延迟时钟信号被解除断言”对应于其控制信号（如重置信号）无效的状态。在对比文件中，类似的控制信号是睡眠信号SCB。当SCB为高（睡眠模式，相当于目标专利中控制信号“断言”以进行重置或设置）时，时钟延迟单元510的输出为低。这个低电平信号（相当于反相经延迟时钟信号的一个特定状态）导致第一级520的放电路径中的漏电断路晶体管524关闭（晶体管“关闭”对应于传送门“关闭”，反之“打开”）。虽然对比文件未明确描述在活动模式（SCB低，相当于控制信号解除断言）下该路径如何“打开”，但本领域技术人员可以合理推断，在SCB为低时，时钟延迟单元510正常工作，其输出随时钟变化，从而允许第一级520的数据输入路径根据时钟周期性地导通（即“打开”）。因此，该技术特征被隐含公开。 |
| **技术特征E《隐含公开》**<br>并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭。 | 说明书第[0055]段及第[0064]段：“second leakage break transistor 534 ... is turned off as a result of sleep signal SCB being activated...” | 在对比文件中，第二级530的放电路径中的漏电断路晶体管534同样受时钟延迟单元510的输出（即反相经延迟时钟信号）控制。如特征D所述，当SCB为高（睡眠模式）时，该输出为低，导致晶体管534关闭（这对应于目标专利中控制信号“断言”时传送门“关闭”的逻辑，但目标专利此处描述的是“解除断言”时“关闭”，需注意逻辑对应关系）。对于目标专利描述的“解除断言”状态（即正常操作模式），在对比文件中对应于SCB为低。此时时钟延迟单元510输出有效的延迟时钟信号。虽然对比文件未明确描述此时晶体管534的状态，但本领域技术人员可以合理推断，在活动模式下，为了允许第二级530正常操作，放电路径需要能够根据时钟和数据进行导通或关断，晶体管534不会一直被强制关闭。然而，从“控制信号对传输门开关状态的控制”这一功能性概念来看，对比文件确实公开了通过一个由控制信号（SCB）和时钟信号共同产生的信号（时钟延迟单元510的输出）来控制一个关键路径晶体管（534）的开关，以实现特定模式（睡眠模式）下的隔离。这构成了对“第二传送门配置成响应于…信号被…而…”这一技术手段的部分公开。根据隐含公开的宽松标准，可以认为该技术特征被隐含公开。 |
| **技术特征F《直接公开》**<br>以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式。 | 说明书第[0055]段：“NOR gate 513 performing a NOR operation on ... sleep signal SCB.” 以及“In sleep mode where sleep signal SCB has logic level ‘high’, clock delay unit 510 is inactivated...” | 对比文件中，作为第一逻辑门的或非门（NOR gate）513直接接收控制信号（睡眠信号SCB）。当SCB被断言（逻辑高）时，或非门513的输出被强制为低（无论时钟信号如何），此操作导致时钟延迟单元510被“失活”，从而触发整个电路进入睡眠模式（一种特定的操作模式）。这清晰地展示了第一逻辑门（对应目标专利可能延伸解释的“第二逻辑门”，或从功能上看，该逻辑门本身就承担了模式控制的一部分）响应于控制信号的断言来控制触发器的操作模式。因此，本领域技术人员能够毫无疑义地得出该技术特征，属于直接公开。 |
| **技术特征G《未公开》**<br>所述触发器的模式选自包括设置模式和重置模式的集合。 | 未找到对应内容。 | 对比文件全文描述的触发器操作模式是“活动模式（active mode）”和“睡眠模式（sleep mode）”。睡眠模式的核心目的是降低漏电流以节省功耗，并保持数据，这与目标专利中旨在降低保留电压的“保留操作模式”在目的上有相似之处。然而，对比文件从未提及或暗示触发器的模式包括“设置模式（set mode）”或“重置模式（reset mode）”。设置和重置模式是直接对触发器输出状态进行强制置位或清零的操作模式，其目的和实现机制与功耗管理的睡眠模式有本质区别。因此，对比文件没有公开，本领域技术人员也无法从中推断出技术特征G。 |
| **技术特征H《未公开》**<br>其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。 | 未找到对应内容。 | 对比文件中作为控制信号输入到或非门513的是“睡眠信号（sleep signal）SCB”，其功能是使电路进入低功耗睡眠状态并保持数据，而非对触发器输出进行强制清零的“重置信号”。尽管对比文件中的逻辑门确实包括或非门（NOR gate），但其所响应的控制信号的性质与目标专利权利要求明确限定的“重置信号”不同。该区别是实质性的，限定了不同的发明应用场景。因此，该技术特征未被公开。 |
| **技术特征I《直接公开》**<br>其特征在于，所述控制信号被配置成提供到多个触发器电路。 | 说明书第[0043]段：“Integrated circuit 320 includes MTCMOS flip-flop 330 and logic circuit 340...” 以及图3所示的系统框图。 | 对比文件图3和相应描述展示了一个包含MTCMOS触发器330和逻辑电路340的集成电路320。这种系统级描述暗示了睡眠信号SCB作为一种全局控制信号，可以被配置用于控制电路中多个模块（包括潜在的多个触发器电路）进入睡眠模式。本领域技术人员根据集成电路设计的常识可以毫无疑义地理解，像睡眠信号这样的电源管理控制信号通常是全局分布，提供给多个需要同步进入低功耗状态的电路单元（包括多个触发器）。因此，该技术特征被直接公开。 |
| **技术特征J《未公开》**<br>其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。 | 说明书第[0062]段：“Output latch unit 540 includes cross-coupled inverters 541 and 542.” | 对比文件公开的第二级530中包含一个输出锁存器540，它由交叉耦合的反相器541和542构成。虽然这公开了从动级包括反相器（作为锁存器的一部分），但并未描述该反相器的输入被耦合到“两个串联耦合的上拉晶体管”这一具体结构。对比文件中第二级530的充电路径是单个PMOS晶体管531（高阈值）和662（低阈值，见图6），并非“两个串联耦合”的上拉晶体管连接到反相器输入。目标专利的此特征涉及一个具体的晶体管堆叠结构以优化性能，对比文件未公开该结构。 |
| **技术特征K《未公开》**<br>其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。 | 未找到对应内容。 | 如特征J所述，对比文件未公开反相器输入耦合到特定串联晶体管堆栈的结构。同时，对比文件也完全没有提及任何关于上拉晶体管和下拉晶体管的宽度比例关系。该特征是目标专利中用于降低保留电压的具体尺寸优化手段，对比文件未公开。 |
| **技术特征L《未公开》**<br>其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。 | 未找到对应内容。 | 对比文件全文未涉及晶体管的宽度尺寸设计，特别是未提及下拉晶体管采用最小设计规则宽度。该特征是目标专利的具体实施细节，未被公开。 |
| **技术特征M《未公开》**<br>其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。 | 未找到对应内容。 | 对比文件中作为控制信号的是睡眠信号SCB，而非“设置信号”。虽然对比文件的其他部分（如控制器630，图7）可能包含与非逻辑，但将其直接作为响应于设置信号的逻辑门（如目标专利图3中主控级的与非门304）的特征并未被公开。控制信号的性质（设置 vs. 睡眠）以及其在电路中的具体应用位置不同。 |
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